半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願平7-262633
公開番号（公開出願番号）：特開平9-097882
出願日： 1995年10月11日
公開日（公表日）： 1997年04月08日
要約：

【要約】【課題】 COB型DRAMセルの形成に際してキャパシタコンタクト及びビット線コンタクトのアスペクト比を低減でき、かつ、合わせズレの影響を受けにくく、かつ、余分な工程数の増加を招かないメモリセルの構造及び製造方法を提供すること。【解決手段】 COB型DRAMセルにおいて、MOSトランジスタのソース・ドレインの一方上及び素子分離用絶縁膜上に渡って層間絶縁膜に開口して形成された第1のプラグと、ソース・ドレインの他方上に層間絶縁膜に開口して形成された、第1のプラグと同一層にて形成された第2のプラグと、層間絶縁膜上に形成され、第1のプラグに接続されたビット線と、ビット線よりさらに上に形成され、第2のプラグに接続された容量素子とを具備する。

請求項（抜粋）：

半導体基板と、前記半導体基板に形成された、素子領域を区画する素子分離酸化膜と、前記素子領域及び前記素子分離酸化膜上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜に形成され、前記素子領域及び前記素子分離酸化膜上に延在し、前記半導体基板に達する第1のコンタクトホールと、前記素子領域と接続し、前記第1のコンタクトホールを充填する第1の導電体膜と、を具備することを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 681 B , H01L 27/04 C , H01L 27/10 625 C

引用特許：

審査官引用 (8件)

特開平3-174766
特開平3-174766
特開平4-307968

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