特許

J-GLOBAL ID：200903025877447373

論理回路

発明者： 石塚 良行
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-126135
公開番号（公開出願番号）：特開平8-321770
出願日： 1995年05月25日
公開日（公表日）： 1996年12月03日
要約：

【要約】【目的】構成する素子数を低減することができる論理回路を提供することを目的とする。【構成】演算部2はパストランジスタ4〜6により構成され、入力信号A,バーA、入力信号B,バーBに基づいてパストランジスタ4〜7がオン又はオフに制御される。そして、オンとなったパストランジスタ4〜7を介して桁上げ信号Ci,バーCiのうちの一方をノードN1又はノードN2に伝達し、桁上げ信号Ci,バーCiが伝達されないノードN1又はノードN2をオフとなったパストランジスタ4,6によりフローティングとなる。そして、ノードN1又はノードN2に伝達された桁上げ信号Ci,バーCiをラッチ回路部3により高電位側電源VDDまでフルスイングさせて和信号Sとして出力する。また、伝達された桁上げ信号Ci,バーCiをラッチ回路部3により反転してフローティングとなったノードN1又はノードN2に伝達し、和信号バーSとして出力する。

請求項（抜粋）：

相補的な入力信号を複数入力し、それら複数の入力信号に基づいて出力ノードから相補的な信号を出力する論理回路において、複数のパストランジスタにより構成され、前記複数の入力信号によりオンオフ制御され、複数の入力信号のうちの1つを、他の入力信号に基づいて2つの出力ノードのうちの一方へ伝達するとともに、他方の出力ノードをフローティングにする演算部を備えた論理回路。

IPC (3件)：

H03K 19/0952 ,  H03K 17/00 ,  H03K 17/687

FI (3件)：

H03K 19/094 Z ,  H03K 17/00 D ,  H03K 17/687 G

引用特許：

審査官引用 (3件)

• 特開昭57-053137
  
• 論理回路
  公報種別：公開公報   出願番号：特願平5-047723   出願人：株式会社日立製作所
• 特開昭57-053137