特許

J-GLOBAL ID：200903025888753689

統合されたメモリシステムのための図形経路及びシステム経路を有するバスインタフェース

発明者： レーマン ジャドソン ,  ウー シー ホ
出願人/特許権者： ヴィエルエスアイ テクノロジー インコーポレイテッド
代理人 (1件)： 中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-515680
公開番号（公開出願番号）：特表平9-505424
出願日： 1994年11月23日
公開日（公表日）： 1997年05月27日
要約：

【要約】本発明は、性能を劣化させることなく図形メモリとしてまたは主格納システムメモリとして独立的にアクセス可能な、単一の共用可能なメモリを含む低価格コンピュータシステムを提供する。主システムメモリに対する“欲望”を満足させることは(表示メモリに対する欲望とは異なって)困難であるから、表示メモリの未使用部分をシステムメモリとして使用するように再割当てすることによってメモリをアドレスすることができる。未使用表示メモリを再割当てすると、表示メモリをオーバーサイズにする必要が軽減され、しかも容易に入手できるメモリサイズを使用して費用有効性が実現される。更に、図形メモリを再割当てすると、最悪の場合の動作要求を受入れるのにシステムメモリ及び表示メモリを別々に考える必要が回避される。

請求項（抜粋）：

CPU及びメモリ手段を含み、コンピュータ内において使用する装置内であって、 上記メモリ手段へのアクセスを求める複数の要求の間を調停する調停手段を含み、上記メモリ手段へのアクセスを制御するメモリ制御装置手段と、 上記調停手段に接続され、上記メモリ手段とのデータの交換を容易にする第1のバッファ格納手段を含む第1のデータ経路手段と、 上記調停手段に接続され、上記メモリ手段とのデータの交換を容易にする第2のバッファ手段を含む第2のデータ経路手段と、 上記メモリ手段の第1の部分が表示メモリとして割当てられ、上記メモリ手段の第2の部分が主メモリとして割当てられるように、上記装置をプログラム可能に構成する構成手段と、 上記構成手段に接続され、上記装置に印加されるアドレス、データ及び制御信号を含む1またはそれ以上の信号に応答して上記データ信号の少なくとも若干を上記第1及び第2のデータ経路手段の一方だけに印加させる制御手段と を備えていることを特徴とする装置。

引用特許：

審査官引用 (1件)

• 計算機システム
  公報種別：公開公報   出願番号：特願平4-053924   出願人：株式会社日立製作所