特許

J-GLOBAL ID：200903025955678387

半導体装置およびそのテスト方法

発明者： 長谷川 純
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-068071
公開番号（公開出願番号）：特開2000-269281
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】半導体基板の内部に応力がかかる部分のダメージを簡易に高精度で検出する。【解決手段】半導体基板20と、半導体基板内で平面的にP型半導体領域21とN型半導体領域22とが接合するように形成され、P型半導体領域およびN型半導体領域に所定の逆方向バイアス電圧が印加されるPN接合とを具備する。

請求項（抜粋）：

半導体基板と、前記半導体基板内で平面的にP型半導体領域とN型半導体領域とが接合するように形成され、前記P型半導体領域およびN型半導体領域に所定の逆方向バイアス電圧が印加されるPN接合とを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/66 ,  G01R 31/26 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/66 F ,  G01R 31/26 G ,  H01L 27/04 T

Fターム (24件)：

2G003AA07 ,  2G003AB03 ,  2G003AC08 ,  2G003AE01 ,  2G003AH10 ,  4M106AA07 ,  4M106AA08 ,  4M106AB11 ,  4M106AB15 ,  4M106AC02 ,  4M106AC09 ,  4M106AD24 ,  4M106BA14 ,  4M106CA01 ,  4M106CA32 ,  4M106CA49 ,  4M106CA70 ,  5F038CA02 ,  5F038CA10 ,  5F038CD18 ,  5F038DT04 ,  5F038DT10 ,  5F038DT12 ,  5F038EZ20

引用特許：

審査官引用 (2件)

• 特開昭63-283040
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平4-250226   出願人：富士通株式会社, 株式会社九州富士通エレクトロニクス