特許
J-GLOBAL ID：200903026116046304
検証用テストパタン設計装置及び検証用テストパタン設計方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-235402
公開番号（公開出願番号）：特開2001-059858
出願日： 1999年08月23日
公開日（公表日）： 2001年03月06日
要約：
【要約】【課題】電子回路の動作の検証用テストパタンの設計と入力を効率よく行う。【解決手段】電子回路の各端子への信号の入力指示を与える入力装置2と、この入力指示に従ってテストパタン作成制御を行うテストパタン作成手段5と、この作成手段からの各種命令によりテストパタン設計の演算処理を行う演算処理装置3と、この装置の処理結果である、テストパタンの入力用の表形式のテストパタン入力画面と頻繁に使用される信号の組みにニーモニック名を付けるニーモニック設定画面と入力結果を波形形式で表示するタイムチャート画面とを表示する出力装置1とを備え、テストパタンの設計プロセスに基づいた設計が行えるようにテストパタンの信号の入力を表形式の画面で行い、頻繁に使用される信号の組みをニーモニック名で入力できるように信号の組みとニーモニック名との対応付けをニーモニック設定画面で行い、入力結果を波形形式で画面表示する。
請求項（抜粋）：
電子回路の動作を検証するためのテストパタンを設計する検証用テストパタン設計装置において、前記電子回路の各端子への信号の入力指示を与える入力手段と、この入力手段から入力した前記入力指示に従ってテストパタン作成制御を行うテストパタン作成手段と、このテストパタン作成手段からの各種命令によりテストパタン設計の演算処理を行う演算処理手段と、この演算処理手段の処理結果である、前記テストパタンの入力用の表形式のテストパタン入力画面とこのテストパタン入力画面で入力されるテストパタン内で頻繁に使用される信号の組みにニーモニック名を付けるニーモニック設定画面と入力結果を波形形式で表示するタイムチャート画面とを表示する出力手段と、を備えたことを特徴とする検証用テストパタン設計装置。
IPC (3件)：
G01R 31/3183
, G06F 11/22 310
, G06F 17/50
G01R 31/28 Q
, G06F 11/22 310 B
, G06F 15/60 670 H
, G06F 15/60 670 J
, G06F 15/60 672 T
2G032AA00
, 2G032AE09
, 2G032AG02
, 2G032AG03
, 2G032AG10
, 5B046AA08
, 5B046BA09
, 5B046DA01
, 5B046GA01
, 5B046HA00
, 5B046JA01
, 5B048DD05
