特許
J-GLOBAL ID:200903026269295486

半導体素子の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 福島 祥人
公報種別:公開公報
出願番号(国際出願番号):特願平11-275643
公開番号(公開出願番号):特開2001-102689
出願日: 1999年09月29日
公開日(公表日): 2001年04月13日
要約:
【要約】【課題】 素子分離工程におけるクラックの発生を防止して歩留りの向上を図ることが可能な半導体素子の製造方法を提供することである。【解決手段】 サファイア基板1上に複数の半導体レーザ素子を形成した後、各半導体レーザ素子に共振器構造を形成する。その後、選択成長マスク21の長手方向に沿ってサファイア基板1を各層2〜5とともに分割して複数の半導体レーザ素子構造体300に分離する。さらに、各半導体レーザ素子構造体300を選択成長マスク21の長手方向と垂直な方向に沿って分割して個々の半導体レーザ素子に分離する。
請求項(抜粋):
基板上に第1の半導体層を形成する工程と、前記第1の半導体層上に、ストライプ状開口部を有する選択成長マスクを形成する工程と、前記ストライプ状開口部内に露出した前記第1の半導体層上および前記選択成長マスク上に第2の半導体層を形成する工程と、前記ストライプ状開口部の長手方向に平行な第1の方向に沿って前記基板を分割することにより複数の構造体を形成する工程と、前記第1の方向に直交する第2の方向に沿って前記複数の構造体の各々を分割することにより複数の半導体素子を形成する工程とを備えたことを特徴とする半導体素子の製造方法。
IPC (3件):
H01S 5/323 ,  H01L 21/205 ,  H01L 33/00
FI (3件):
H01S 5/323 ,  H01L 21/205 ,  H01L 33/00 C
Fターム (52件):
5F041AA41 ,  5F041AA43 ,  5F041CA05 ,  5F041CA34 ,  5F041CA40 ,  5F041CA41 ,  5F041CA46 ,  5F041CA65 ,  5F041CA74 ,  5F041CA76 ,  5F041CA82 ,  5F041CA92 ,  5F041CB02 ,  5F041CB11 ,  5F045AA04 ,  5F045AA10 ,  5F045AB14 ,  5F045AB17 ,  5F045AB18 ,  5F045AB32 ,  5F045AC01 ,  5F045AC08 ,  5F045AC12 ,  5F045AC19 ,  5F045AD10 ,  5F045AD12 ,  5F045AD15 ,  5F045AD16 ,  5F045AE25 ,  5F045AE29 ,  5F045AF02 ,  5F045AF09 ,  5F045AF13 ,  5F045AF20 ,  5F045BB08 ,  5F045BB12 ,  5F045BB13 ,  5F045CA12 ,  5F045DA53 ,  5F045DA55 ,  5F045HA14 ,  5F073AA13 ,  5F073AA73 ,  5F073AA83 ,  5F073CA07 ,  5F073CB05 ,  5F073CB07 ,  5F073DA05 ,  5F073DA22 ,  5F073DA25 ,  5F073DA31 ,  5F073EA29
引用特許:
審査官引用 (3件)

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