特許

J-GLOBAL ID：200903026482142693

半導体記憶装置

発明者： 高橋 真理子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-138111
公開番号（公開出願番号）：特開2000-132993
出願日： 1999年05月19日
公開日（公表日）： 2000年05月12日
要約：

【要約】【課題】 冗長ワード線を有する半導体記憶装置において置換されたワード線がフローティングすることによって生ずる誤信号を防止する。【解決手段】 各ワード線(W)のワード選択回路(X0)と逆側の端部に放電回路(DC0)を接続する。これによって、冗長ワード線で置換されたワード線(W00)がフローティングし、置換されたメモリセルのトランジスタが部分的に導通してビット線(D0、/D0)の電位に影響を与えることを防止し、選択されたワード(W0n)に基づいて読み出された信号に生ずる誤信号の発生を防止する。放電回路(DC0)は、抵抗素子として構成し、又は、データ読出し時にオンとなるトランジスタで構成する。

請求項（抜粋）：

複数のワード線及び冗長ワード線と複数のビット線対とが交差した各交差部分に接続されマトリクス状に配列された複数のメモリセルと、前記各ビット線対間の電位差を検出するセンスアンプと、前記ワード線及び冗長ワード線の各一端に接続されて該ワード線及び冗長ワード線を夫々選択するワード線選択回路及び冗長ワード線選択回路とを備え、冗長セル切換え信号に応答して1のワード線の選択に代えて対応する冗長ワード線を選択する半導体記憶装置において、前記ワード線の他端に夫々接続され、対応するワード線を少なくともその非選択時に放電する複数の放電回路を備えることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 603 ,  G11C 11/413

FI (3件)：

G11C 29/00 603 M ,  G11C 11/34 301 A ,  G11C 11/34 341 C

引用特許：

審査官引用 (5件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-010420   出願人：三菱電機株式会社
• 特開昭60-201597
  
• 特開平2-007286
  
• 特開昭60-201597
  
• 特開平2-007286