特許

J-GLOBAL ID：200903026550255256

キャパシタ構造及びその製造方法

発明者： 山口 弘
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平10-306224
公開番号（公開出願番号）：特開2000-133779
出願日： 1998年10月28日
公開日（公表日）： 2000年05月12日
要約：

【要約】【課題】 比較的簡素な構成でグレインバンダリーに関わるリーク電流パスを回避する。【解決手段】 キャパシタは基板100と、下部電極101と、グレイン1及びグレインバンダリー2とからなる柱状構造の容量膜3と、上部電極4とから構成され、容量膜3上面のグレインバンダリー部2 ́はエッチングされており、容量膜3上部に形成された上部電極4が直接グレインバンダリー2と電気的接触しない。このため、リーク電流パスを回避し得る。

請求項（抜粋）：

下部電極と、この下部電極の上部に積層されグレイン及びグレインバンダリーとからなる柱状構造の容量膜と、この容量膜の上部に積層される上部電極とを含むキャパシタ構造であって、前記グレインバンダリーの上部は前記上部電極と電気的接触しない形状に形成されることを特徴とするキャパシタ構造。

IPC (8件)：

H01L 27/04 ,  H01L 21/822 ,  H01G 4/12 319 ,  H01G 4/12 325 ,  H01G 4/12 394 ,  H01G 4/12 400 ,  H01L 27/108 ,  H01L 21/8242

FI (6件)：

H01L 27/04 C ,  H01G 4/12 319 ,  H01G 4/12 325 ,  H01G 4/12 394 ,  H01G 4/12 400 ,  H01L 27/10 651

Fターム (37件)：

5E001AA02 ,  5E001AB01 ,  5E001AC10 ,  5E001AD01 ,  5E001AE01 ,  5E001AE03 ,  5E001AH03 ,  5E001AJ01 ,  5E001AJ02 ,  5F038AC15 ,  5F038AC18 ,  5F038DF05 ,  5F038EZ15 ,  5F038EZ17 ,  5F083AD21 ,  5F083AD63 ,  5F083EP02 ,  5F083EP22 ,  5F083EP56 ,  5F083EP57 ,  5F083GA06 ,  5F083GA11 ,  5F083GA22 ,  5F083GA30 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083PR03 ,  5F083PR06 ,  5F083PR21 ,  5F083PR33

引用特許：

審査官引用 (2件)

• 強誘電体記憶素子及びその製造方法、並びに集積回路
  公報種別：公開公報   出願番号：特願平9-031945   出願人：シャープ株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-148046   出願人：テキサスインスツルメンツインコーポレイテツド