特許
J-GLOBAL ID：200903026720633498

半導体装置の製造方法

発明者：
天辰 芳正

天辰 芳正 について

, 
畑 博嗣

畑 博嗣 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2004-097545
公開番号（公開出願番号）：特開2005-286090
出願日： 2004年03月30日
公開日（公表日）： 2005年10月13日
要約：
【課題】 従来では、アライメントマークとして用いる酸化膜は、エピタキシャル層が積層される度に、アライメント形成領域のエピタキシャル層を除去し、露出させる必要が有り、製造工程が手間であるという問題があった。【解決手段】 本発明では、基板3のスクライブライン領域2では、基板3表面にLOCOS酸化膜4を形成し、その後、LOCOS酸化膜4を除去することで、初期段差t1の深いアライメントマーク5を形成する。そのことで、基板3表面に厚いエピタキシャル層8を積層する場合でも、エピタキシャル層8表面に形成されるアライメントマーク9の段差の低減量を緩和できる。【選択図】 図4
請求項（抜粋）：
半導体基板を準備し、 前記基板表面に酸化膜を選択的に形成した後、前記酸化膜を除去することで、前記基板表面に凹状のアライメントマークの初期段差を形成し、 前記初期段差上面を含めて、前記基板表面に少なくとも1層以上のエピタキシャル層を堆積し、前記エピタキシャル層表面に前記初期段差を利用したアライメントマークの段差を形成することを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L21/027 ,  H01L21/316 ,  H01L21/331 ,  H01L21/336 ,  H01L21/76 ,  H01L29/732 ,  H01L29/78
FI (5件)：
H01L21/30 502M ,  H01L21/94 A ,  H01L21/76 M ,  H01L29/72 P ,  H01L29/78 301Y
Fターム (71件)：
4M108AA01 ,  4M108AB05 ,  4M108AB13 ,  4M108AB34 ,  4M108AC41 ,  4M108AC48 ,  4M108AD13 ,  4M108AD14 ,  5F003AZ01 ,  5F003BA29 ,  5F003BA97 ,  5F003BH08 ,  5F003BH94 ,  5F003BN01 ,  5F003BP21 ,  5F003BP31 ,  5F003BP94 ,  5F003BP96 ,  5F003BZ02 ,  5F032AA14 ,  5F032AB01 ,  5F032BA08 ,  5F032CA01 ,  5F032CA17 ,  5F032CA18 ,  5F032DA23 ,  5F032DA28 ,  5F046EA15 ,  5F046EA16 ,  5F046EB01 ,  5F046EB07 ,  5F140AA00 ,  5F140AA40 ,  5F140AC21 ,  5F140BA01 ,  5F140BA16 ,  5F140BB12 ,  5F140BC06 ,  5F140BC12 ,  5F140BD05 ,  5F140BD18 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BG27 ,  5F140BG32 ,  5F140BH25 ,  5F140BH30 ,  5F140BJ04 ,  5F140BJ13 ,  5F140BJ15 ,  5F140BJ17 ,  5F140BJ20 ,  5F140BK13 ,  5F140BK17 ,  5F140BK25 ,  5F140BK29 ,  5F140CA05 ,  5F140CB01 ,  5F140CB02 ,  5F140CB07 ,  5F140CC01 ,  5F140CC03 ,  5F140CC07 ,  5F140CC12 ,  5F140CC13 ,  5F140CC15 ,  5F140CC16 ,  5F140CD02 ,  5F140CE00 ,  5F140CE12
引用特許：
出願人引用 (1件)
  • 特開平03-40415号公報(第7-9頁、第5図)
審査官引用 (3件)

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