特許
J-GLOBAL ID：200903026844799980
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-062850
公開番号（公開出願番号）：特開2004-031913
出願日： 2003年03月10日
公開日（公表日）： 2004年01月29日
要約：
【課題】プリント基板などに半導体装置を実装する際の熱ストレスによって、半導体装置と実装基板との接合部に生じるクラックを低減する。【解決手段】本発明の半導体装置では厚さが200μm以下の半導体素子1と、半導体素子1上に形成された電極パッド2と、電極パッド2と電気的に接続される配線3と、半導体素子の回路形成面および配線を封止する封止樹脂4とを有することを特徴とする。また半導体素子の製造方法では、半導体ウェハの主面上に電極パッド2を形成する工程と、電極パッドと接続される配線3を形成する工程と、半導体ウェハの主面および配線を樹脂封止する工程と、樹脂表面から溝を形成し、半導体ウェハの所定の深さまで到達させる工程と、半導体ウェハの裏面を溝の底部まで研磨し、個々の半導体装置に分割する工程とを有することを特徴とする。【選択図】 図1
請求項（抜粋）：
半導体ウェハの主面上に電極パッドを形成する工程と、
前記電極パッドと接続される配線を形成する工程と、
前記半導体ウェハの主面および前記配線を樹脂封止する工程と、
前記樹脂表面から溝を形成し、前記半導体ウェハの所定の深さまで到達させる工程と、前記半導体ウェハの裏面を前記溝の底部まで研磨し、個々の半導体装置に分割する工程とを有することを特徴とする半導体素子の製造方法。
IPC (1件)：
FI (1件)：
引用特許：
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