記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-148893
公開番号（公開出願番号）：特開2002-093176
出願日： 2001年05月18日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する記憶装置を提供する。【解決手段】トランジスタMN9,MN10は、ノードN1と書き込みビット線41との間で直列に接続されている。トランジスタMN9,MN10のゲートはそれぞれ書き込み制御線44及び書き込みワード線31に接続される。書き込み制御線44は書き込みビット線41と書き込み補ビット線42との排他的論理和に相当する電位が与えられる。書き込み動作に使用されない書き込みビット線41と書き込み補ビット線42とを同電位にプリチャージしておくことにより、トランジスタMN9はオフする。

請求項（抜粋）：

(a)各々が(a-1)書き込みワード線を有するワード線群の複数と、(b)各々が(b-1)書き込みビット線と、(b-2)前記書き込みビット線に対応して設けられる書き込み制御線と、を有するビット線群の複数と(c)一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、(c-1)第1の記憶ノードを含むストレージセルと、(c-2)対応する前記一のビット線群の前記書き込みビット線と、前記第1の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第1のスイッチとを有するメモリセルの複数とを備え、選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない記憶装置。

IPC (3件)：

G11C 11/418 , G11C 11/41 , G11C 11/412

FI (3件)：

G11C 11/34 301 B , G11C 11/34 K , G11C 11/40 301

Fターム (8件)：

5B015HH03 , 5B015JJ03 , 5B015KA04 , 5B015KA05 , 5B015KA09 , 5B015KB92 , 5B015NN01 , 5B015PP02

引用特許：

審査官引用 (9件)

半導体記憶装置
公報種別：公開公報出願番号：特願平10-074917 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
特開平3-137893
半導体記憶装置
公報種別：公開公報出願番号：特願平9-160056 出願人：ソニー株式会社

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