特許

J-GLOBAL ID：200903027186440901

デジタル回路試験装置

発明者： ジェフ・リアリック
出願人/特許権者： アジレント・テクノロジーズ・インク
代理人 (1件)： 加藤 公久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-348717
公開番号（公開出願番号）：特開2002-243805
出願日： 2001年11月14日
公開日（公表日）： 2002年08月28日
要約：

【要約】【課題】ICテスタの複雑性及びハードウエアを低減すると同時に集積回路中の試験回路オーバーヘッドをDFT及びBIST機能を犠牲にすることなく低減する為の新規な方法及び装置を提供する。【解決手段】集積回路は試験アクセスポート(TAP)及びDFTスキャン回路を含む。TAPはそのTAPブロック内に、線形フィードバックシフトレジスタ、複数入力のシグニチャレジスタ、ステップカウンタ、シフトカウンタ、ステップ/シフトコントローラ及びMISRマスクレジスタ等を含み、TAP回路を用いてBIST試験パターンを自動的に作成すると同時にこれらをデジタル回路全体にわたる複数の並列スキャンパスへとロードすることが出来る。

請求項（抜粋）：

デジタル回路を試験する試験装置であって、入力スキャンデータを受信するスキャンデータ入力ポートと、試験クロック信号にのみ呼応して前記入力スキャンデータを受信及びシフト移動することにより疑似ランダムスキャンデータのストリームを生成することが可能な第一の線形フィードバックレジスタと、前記入力スキャンデータ又は前記疑似ランダムスキャンデータのいずれか一方を、各々にそれぞれのスキャンアウト信号を生成する複数のスキャンパスへと結合するスキャンインセレクタと、前記それぞれのスキャンアウト信号を受信するように結合し、前記それぞれのスキャンアウト信号の機能に対応するそれぞれのシグニチャを生成する複数入力のシグニチャレジスタと、スキャンデータ出力ポートと、前記スキャンアウト信号、又は前記シグニチャのいずれか一方を前記SDOポートへと結合する出力セレクタとを具備した装置。

IPC (2件)：

G01R 31/28 ,  G06F 11/22 360

FI (4件)：

G06F 11/22 360 P ,  G01R 31/28 V ,  G01R 31/28 G ,  G01R 31/28 E

Fターム (13件)：

2G132AA01 ,  2G132AC14 ,  2G132AC15 ,  2G132AG11 ,  2G132AK14 ,  2G132AK23 ,  2G132AK29 ,  2G132AL11 ,  2G132AL32 ,  5B048AA20 ,  5B048CC18 ,  5B048DD06 ,  5B048DD10

引用特許：

出願人引用 (2件)

• 自己試験機能組込み型回路
  公報種別：公開公報   出願番号：特願平6-151976   出願人：富士通株式会社
• 特開昭61-048047
  

審査官引用 (1件)

• 自己試験機能組込み型回路
  公報種別：公開公報   出願番号：特願平6-151976   出願人：富士通株式会社