特許

J-GLOBAL ID：200903027251795020

半導体装置およびその製造方法

発明者： 伴 和弘 ,  清水 茂
出願人/特許権者： 株式会社ルネサステクノロジ ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-165632
公開番号（公開出願番号）：特開2004-014778
出願日： 2002年06月06日
公開日（公表日）： 2004年01月15日
要約：

【課題】異方性導電膜を介して実装するフェイスダウン実装におけるバンプ電極と基板側電極との導通性を改善する。【解決手段】バンプ電極14の形成に際して、配線電極11上に予めパッシベーション膜12からなる錐状あるいは台形状の凸部12aを複数設ける。この状態で、バンプ下地金属層13を堆積し、さらにその上にメッキ成長により金電極を形成してバンプ電極14とする。バンプ電極14の電極表面には、配線電極11上に設けた凹凸部に対応して、凹凸部が形成され、全体として電極平面の平坦化度を向上させることができる。【選択図】 図1

請求項（抜粋）：

バンプ電極を有する半導体装置であって、 前記バンプ電極の電極表面には、前記半導体装置に設けた配線電極と導通する複数の凹部が設けられ、 前記凹部は、電極表面側の凹部開口側面積が凹部底面側面積より大きいことを特徴とする半導体装置。

IPC (1件)：

H01L21/60

FI (3件)：

H01L21/92 602G ,  H01L21/60 311S ,  H01L21/92 604B

Fターム (3件)：

5F044KK01 ,  5F044LL09 ,  5F044QQ02

引用特許：

審査官引用 (2件)

• 半導体装置、その製造方法及び実装構造
  公報種別：公開公報   出願番号：特願平9-203824   出願人：日本テキサス・インスツルメンツ株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-037954   出願人：関西日本電気株式会社