特許
J-GLOBAL ID：200903027321566120
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-203240
公開番号（公開出願番号）：特開2000-036543
出願日： 1998年07月17日
公開日（公表日）： 2000年02月02日
要約：
【要約】【課題】 メモリセルのサイズを縮小でき、高集積化を図ることができる半導体記憶装置を提供する。【解決手段】 各メモリセル10は、p型能動領域13およびn型能動領域14、2本のワード線21a,21b(WL1,WL2)、共通ゲート線22a(GL1),および共通ゲート線22b(GL2)を備えている。2つのメモリセル10,10′は、完全に対向する位置から、ワード線方向と直交する方向に、互いに、例えば1/2ビット分ずれて配置されている。また、これらメモリセル10,10′は、ワード線方向において、その一部が互いに重なり合うように配置されている。これにより、ワード線方向において、メモリセルのサイズを小さくすることができる。
請求項（抜粋）：
第1導電型の第1のトランジスタおよび第2導電型の第2のトランジスタを含む複数のメモリセルを有する半導体記憶装置であって、前記第1のトランジスタのチャネルが形成される第1の能動領域と、前記第2のトランジスタのチャネルが形成される第2の能動領域とは、前記第1のトランジスタおよび第2のトランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されると共に、前記複数のメモリセルのうち、前記チャネル電流方向と直交する方向で隣接する2つのメモリセルが、前記チャネル電流方向に互いにずれた位置関係を有するよう構成されていることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, H01L 29/786
H01L 27/10 381
, H01L 29/78 613 B
5F083BS15
, 5F083BS27
, 5F083JA35
, 5F083JA39
, 5F083JA53
, 5F083KA01
, 5F083KA05
, 5F083KA16
, 5F083LA16
, 5F083LA18
, 5F083MA02
, 5F083MA06
, 5F083MA16
, 5F083MA19
