シングル・チップでDRAMマクロとロジック・コアを統合したシステム

発明者： ,
出願人/特許権者：
代理人 (1件)：坂口博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-330060
公開番号（公開出願番号）：特開平10-189889
出願日： 1997年12月01日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】同じチップ上にDRAMマクロとロジック・コアを配置する仕様を提供する。【解決手段】チップは、チップの上部と下部に置かれたマルチバンクSDRAM(同期式DRAM)マクロを含み、チップの中央部の、上下のSDRAMマクロの間にロジック・コアが置かれる。チップの中央部の片側にはPLLが置かれ、PLLからのクロックは、チップの中央に導かれ、次にバッファされてからSDRAMマクロとロジック・コアとを駆動する。

請求項（抜粋）：

シングル・チップ上にダイナミック・ランダム・アクセス・メモリとロジック・デバイスとを設けたダイナミック・ランダム・アクセス・メモリ/ロジック混合デバイスであって、前記チップの上部と下部の複数のダイナミック・ランダム・アクセス・メモリ・マクロと、前記チップの中央部であって、前記上部と下部のマクロの間に設けられた、メモリ・コントローラを含むロジック・コアと、前記上部と下部のマクロの間の、前記チップの中央でない位置に設けられたオンチップ・システム・クロックと、前記オンチップ・システム・クロックからのクロック信号を前記チップの中央に導いてバッファし、金属ワイヤを通してファン・アウトし、前記マクロと前記ロジック・コアとをクロック・スキューなく駆動する、分配網と、前記上部及び下部のマクロと前記ロジック・コアとの間に設けられ、前記マクロと前記ロジック・コアとの間でデータを転送する、パラレル・システム・バスと、前記システム・バスと複数のオフチップ入力/出力ドライバとの間で双方向にデータを転送する、前記パラレル・システム・バスの両端のマルチプレクサ及びバッファと、前記マクロを前記ロジック・コアから分離し、前記マクロに対して前記ロジック・コアからのノイズ分離を与え、チップ性能に与える電源変動の影響di/dtを低減する、複数の減結合コンデンサ・アレイを含む、前記マクロ及び前記ロジック・コアのための個別のパワー・グリッドとを含む、メモリ/ロジック混合デバイス。

IPC (3件)：

H01L 27/10 461 , G11C 11/407 , G11C 11/401

FI (3件)：

H01L 27/10 461 , G11C 11/34 362 S , G11C 11/34 371 K

引用特許：

出願人引用 (1件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平7-022678 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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