特許

J-GLOBAL ID：200903027548787182

半導体記憶装置の動作テスト方法および半導体記憶装置

発明者： 有本 和民
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-006005
公開番号（公開出願番号）：特開平8-195100
出願日： 1995年01月18日
公開日（公表日）： 1996年07月30日
要約：

【要約】【目的】 読出動作マージンの加速テストが可能な半導体記憶装置を提供する。【構成】 1つのブロックB1を選択し、その選択されたブロックB1内の副ビット線SBL11を主ビット線MBL1に接続し、かつ副ビット線/SBL11を主ビット線/MBL1に接続すると同時に、もう1つのブロックB2を選択し、その選択されたブロックB2内の副ビット線SBL12を主ビット線MBL1に接続し、かつ副ビット線/SBL12を主ビット線/MBL1に接続する。これにより主および副ビット線対の総寄生容量が意図的に大きくなるようにした。

請求項（抜粋）：

主ビット線対と、前記主ビット線対に対応して設けられた複数の副ビット線対と、前記複数の副ビット線対に対応して設けられ、各々が所定の選択信号に応答して対応する副ビット線対の一方副ビット線を前記主ビット線対の一方主ビット線に接続しかつ他方副ビット線を他方主ビット線に接続する複数のトランジスタ対と、前記複数の副ビット線対と交差して配置された複数のワード線と、前記複数の副ビット線対およびワード線の交点に対応して設けられ、各々が対応する副ビット線対およびワード線に接続された複数のメモリセルとを備えた半導体記憶装置の動作をテストする方法であって、前記複数の副ビット線対のうち少なくとも2つの副ビット線対をプリチャージするステップと、前記2つの副ビット線対に対応する2つのトランジスタ対に前記選択信号を与えることによりその2つのトランジスタ対を導通状態とするステップと、前記複数のワード線のうち前記2つの副ビット線対の一方と交差して配置された1つのワード線を昇圧するステップと、前記主ビット線対の間に生じた電位差を増幅するステップとを含む半導体記憶装置の動作テスト方法。

IPC (2件)：

G11C 29/00 303 ,  G11C 11/401

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-073329   出願人：三菱電機株式会社
• 特開平3-137889
  
• 特開平3-137889