特許

J-GLOBAL ID：200903027742952011

半導体装置の製造方法

発明者： 鈴木 三惠子 ,  本間 哲哉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-302752
公開番号（公開出願番号）：特開平9-148431
出願日： 1995年11月21日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】 導電性膜をアルミナ等の研磨性粒子及び過酸化水素水等のエッチャントを含有する研磨剤を用いて研磨する際に、導電性膜上に保護膜を形成し、化学的エッチングを抑制する。【解決手段】 能動素子を有する半導体基板1上にCVD法により第1の層間絶縁膜2を形成し、次に第1の金属配線3を形成する。続いて第2の層間絶縁膜4を成膜し、化学的機械的研磨法により平坦化を行った後、ビアホール5を開口する。次にバリア膜7としてチタン/窒化チタン膜を各々スパッタし、続いてCVD法によりタングステン膜8をビアホールの最小径の1/3の厚さで成膜する。続いて、保護膜として窒化チタン膜10を成膜する。次に、Al2 O3 研磨粒子及び水とH2 O2 との塩基性混合物からなる研磨剤を用いて化学的機械的研磨を行う。これによりビアホール以外の部分の保護膜が研磨され、ビアホール内にタングステン膜が充填される。

請求項（抜粋）：

能動素子を有する半導体基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜上に第1の金属配線を形成する工程と、前記第1の層間絶縁膜及び前記第1の金属配線上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜にスルーホール又は配線形成用溝を形成する工程と、続いて前記第2の層間絶縁膜上に導電性膜を形成する工程と、前記導電性膜上に保護膜を形成する工程と、化学的機械的研磨法によって前記保護膜及び前記導電性膜を同時に研磨し、前記スルーホール又は前記配線形成用溝内に導電性膜を充填させる工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/304 321 ,  H01L 21/304

FI (3件)：

H01L 21/90 B ,  H01L 21/304 321 M ,  H01L 21/304 321 S

引用特許：

審査官引用 (4件)

• 特開平4-264728
  
• 特開平4-264728
  
• 金属プラグの形成方法及びこれに用いるウェハ処理装置
  公報種別：公開公報   出願番号：特願平4-215406   出願人：ソニー株式会社
• 特開平4-065129