半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-201922
公開番号（公開出願番号）：特開2002-026257
出願日： 2000年07月04日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】キャパシタとトランジスタを混載した回路において、コンタクトのアスペクト比が高アスペクト比となり、配線の信頼性及び歩留まりが低下するということを抑止する。【解決手段】基板101上の第1の領域に形成される素子形成領域103,104と、基板上の前記第1の領域の一部と第2の領域に形成される素子分離領域105と、前記素子分離領域内に形成される溝部106に形成される第1のキャパシタ電極110と、その上に形成される絶縁層113及び前記第1のキャパシタ電極と接しないよう形成される第2のキャパシタ電極114と、前記素子形成領域の一部に形成されるトランジスタと、前記第1のキャパシタ電極と前記トランジスタの拡散層の表面に形成されるコンタクト120,121,122と、を具備したことを特徴とする半導体装置。

請求項（抜粋）：

下地上に形成され、表面に導電層を有する素子形成領域と、下地上に厚い絶縁膜によって形成される素子形成領域を分離する素子分離領域と、前記素子分離領域内に形成される溝部と、前記溝部に第1の導電性材料を用いて形成される第1のキャパシタ電極と、前記溝部内の前記第1のキャパシタ電極上に絶縁性材料を用いて形成される絶縁層と、前記絶縁層上に第2の導電性材料を用いて、前記第1のキャパシタ電極と接しないよう形成される第2のキャパシタ電極と、前記第2のキャパシタ電極及び下地を覆うよう絶縁性材料を用いて形成される層間絶縁膜と、前記第1または第2のキャパシタ電極の表面に、導電性材料を用いて形成されるコンタクトと、を具備したことを特徴とする半導体装置。

IPC (7件)：

H01L 27/04 , H01L 21/822 , H01L 21/76 , H01L 21/8234 , H01L 27/06 , H01L 21/8238 , H01L 27/092

FI (6件)：

H01L 27/04 C , H01L 21/76 M , H01L 21/76 L , H01L 27/04 A , H01L 27/06 102 A , H01L 27/08 321 A

Fターム (26件)：

5F032AA01 , 5F032AA13 , 5F032AA34 , 5F032AA47 , 5F032BA03 , 5F032BB04 , 5F032CA17 , 5F032DA53 , 5F038AC05 , 5F038AC10 , 5F038AC14 , 5F038AV06 , 5F038EZ04 , 5F038EZ20 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB05 , 5F048BC06 , 5F048BE03 , 5F048BF07 , 5F048BG01 , 5F048BG05 , 5F048BG12 , 5F048BG14 , 5F048DA27

引用特許：

審査官引用 (4件)

特開平4-154160
半導体装置
公報種別：公開公報出願番号：特願平9-265588 出願人：日本電気株式会社
特開昭60-261168

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