特許
J-GLOBAL ID：200903027779608965

半導体装置及び半導体装置の製造方法

発明者：
近 藤 敏 行

近 藤 敏 行 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-185790
公開番号（公開出願番号）：特開平10-032240
出願日： 1996年07月16日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 埋め込み素子分離領域の端部をステップ形状とすることにより、残留ゲート材料を除去しやすくし、ゲート間が導通されることを防止する。【解決手段】 半導体基板上1に、酸化膜2、第1のストッパ3及び第2のストッパ4を形成する(図1(a))。第1及び第2のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより選択する。つぎに、パターニングしてレジスト7を形成し、窒化シリコン層の第2のストッパ4、多結晶シリコンの第1のストッパ3、酸化膜2及び半導体基板1を、異方性エッチングする(図1(b))。レジスト7を剥離した後、数10nm程度酸化を行うことにより、酸化膜5が形成される(図1(c))。この際、主に、第1のストッパ3は、酸化されやすい物質であるため、横方向に酸化膜5が成長して形成される。SiO2 等を堆積させて埋め込み、絶縁膜6を形成し(図3(d))、CMPを行い絶縁膜6を研磨し(図3(e))、この第1及び第2のストッパ3、4を等方性エッチングを用いて剥離する(図3(f))。
請求項（抜粋）：
素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、半導体基板上に、化学機械研磨の際に用いられ、膜厚が薄い第1のストッパを形成する工程と、前記第1のストッパの上に、膜厚が薄く、酸化速度又は等方性エッチング速度が前記第1のストッパよりも遅い第2のストッパを形成する工程と、前記第1のストッパと前記第2のストッパとの酸化速度又は等方性エッチング速度の差により、前記第1のストッパの幅が前記第2のストッパの幅より小さいステップ形状を形成する酸化工程又は等方性エッチング工程と、前記半導体基板に絶縁膜を堆積する工程と、前記第1及び第2のストッパを基準として化学機械研磨した後、前記第1及び第2のストッパを除去することにより、埋め込み素子領域に埋め込み絶縁膜を形成する工程とを備えた半導体装置の製造方法。
IPC (2件)：
H01L 21/76 ,  H01L 21/304 321
FI (2件)：
H01L 21/76 N ,  H01L 21/304 321 M
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM