特許
J-GLOBAL ID：200903027927448360

保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム

発明者：
ジェームズ・リー・コームズ

ジェームズ・リー・コームズ について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレイション

インターナショナル・ビジネス・マシーンズ・コーポレイション について


代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-260179
公開番号（公開出願番号）：特開平7-200287
出願日： 1994年10月25日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 ロックされたメモリ・カートリッジとオーディオ、ビデオ、CDドライブ・コントローラ、補助プロセッサを含む、高性能のビデオおよびオーディオ操作のためのコンピュータ・システム。【構成】 このコンピュータ・システムは、少なくとも1つのバスが関連付けられたCPUを有し、バスは、少なくとも1つのバス線を有する。カートリッジには、読取り可能メモリ、メモリ制御回路、ロック制御回路およびコネクタが含まれ、これらのすべてが互いに回路接続されている。コネクタを用いて、メモリ、メモリ制御回路およびロック制御回路を、CPUに対して取外し可能に回路接続することができる。メモリ制御回路は、リセット時に、バス線の一部をスクランブルし、これによってメモリ内のデータをスクランブルし、ロック制御回路からの入力に応答してバス線のスクランブルを解除する。
請求項（抜粋）：
少なくとも1つのバスを関連付けられた中央演算処理装置(CPU)を有するコンピュータ・システムで使用するためのメモリ・カートリッジであって、前記バスが、少なくとも1つのバス線を有し、前記メモリ・カートリッジが、(a)読取り可能なメモリと、(b)前記メモリと回路接続しているメモリ制御回路と、(c)前記メモリ制御回路と回路接続しているロック制御回路と、(d)前記メモリ、前記メモリ制御回路および前記ロック制御回路をCPUに対して取外し可能な回路接続に接続するための、前記メモリ、前記メモリ制御回路および前記ロック制御回路と回路接続しているコネクタとを具備し、(1)前記メモリ制御回路が、2つの状態すなわち、CPUが前記メモリをアクセスする時に、所与のアドレスに関してCPU内に読み取られた前記メモリの出力が、前記メモリ内のそのアドレスに記憶された値に対応する、前記メモリとの相互作用を特徴とするロック解除状態と、CPUが前記メモリをアクセスする時に、所与のアドレスに関してCPU内に読み取られた前記メモリの出力が、前記メモリ内のそのアドレスに記憶された値以外の値に対応する、前記メモリとの相互作用を特徴とするロック状態とを有し、(2)前記メモリ制御回路が、前記ロック制御回路からの入力に応答して前記ロック状態から前記ロック解除状態へ切り替わるように構成されており、(3)前記ロック制御回路が、事前に選択された事象の第1の組の発生に応答して、前記メモリ制御回路に前記ロック状態に入らせるように構成され、前記ロック制御回路がさらに、事前に選択された事象の第2の組の発生に応答して、前記メモリ制御回路に前記ロック解除状態に入らせるように構成されているメモリ・カートリッジ。
IPC (2件)：
G06F 9/06 550 ,  G06F 12/14 320
引用特許：
審査官引用 (19件)
  • 特開平4-213137
  • 特開平4-163649
  • 特開平3-276346
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