集積回路の静電破壊防止回路

発明者： ,
出願人/特許権者：
代理人 (6件)：前田弘 , 小山廣毅 , 竹内宏 , 竹内祐二 , 今江克実 , 原田智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-432507
公開番号（公開出願番号）：特開2005-191370
出願日： 2003年12月26日
公開日（公表日）： 2005年07月14日
要約：

【課題】集積回路の静電破壊防止機能用保護素子をチップ面積を圧迫せずに配置する。【解決手段】内部領域2にはロジック回路、メモリ回路、アナログ回路等の内部回路10が配置される。チップ周辺領域3には、前記内部回路10の入出力回路に電源を供給する入出力回路用の2本の電源配線11A、12Aと、これ等の電源配線に接続される電源端子19A、20Aと、前記内部回路10用の2個の電源端子13A、14Aが配置される。入出力回路用の2本の電源配線11A、12Aのうち一方の電源配線11Aは、内部回路10の近傍の位置で分離されて、分離配線15が形成される。この分離配線15は、内部回路10用の2個の電源端子13A、14Aのうち一方の電源端子14Aと接続される。前記チップ周辺領域3には、内部回路10用の2個の電源端子13A、14A間用の保護素子16が配置され、この保護素子16は、前記分離配線15と前記内部回路10用の2個の電源端子13A、14Aのうち他方の電源端子13Aと接続される。【選択図】図2

請求項（抜粋）：

チップ内方の内部領域に配置された内部回路と、前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、前記周辺回路領域には、前記内部回路に内部回路用の2本の電源配線を介して接続される内部回路用の2個の電源端子と、前記内部回路用の2個の電源端子間でサージを短絡させる内部回路電源間用の保護素子とが配置されることを特徴とする集積回路の静電破壊防止回路。

IPC (3件)：

H01L21/822 , H01L27/04 , H01L27/06

FI (4件)：

H01L27/04 H , H01L27/06 311B , H01L27/06 311C , H01L27/04 A

Fターム (19件)：

5F038BH04 , 5F038BH05 , 5F038BH06 , 5F038BH07 , 5F038BH13 , 5F038CA02 , 5F038CA03 , 5F038CA05 , 5F038CD02 , 5F038DF05 , 5F038DF12 , 5F048AA02 , 5F048AB06 , 5F048AB07 , 5F048CC06 , 5F048CC08 , 5F048CC10 , 5F048CC15 , 5F048CC16

引用特許：

出願人引用 (1件)

多電源半導体装置
公報種別：公開公報出願番号：特願2000-147806 出願人：松下電器産業株式会社

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