特許
J-GLOBAL ID：200903028503838785
単一電荷蓄積MNOSメモリ及びMONOSメモリ並びにそれらの駆動方法
発明者：
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出願人/特許権者：
代理人 (1件)：
磯野 道造
公報種別：公開公報
出願番号（国際出願番号）：特願2000-242590
公開番号（公開出願番号）：特開2001-077319
出願日： 2000年08月10日
公開日（公表日）： 2001年03月23日
要約：
【要約】 (修正有)【課題】 比較的低い電圧においても動作が可能な単一電荷MNOS系メモリ及びその駆動方法を提供する。【解決手段】 第1の導電型半導体基板20上に形成されたチャネル21、第1の導電型半導体基板20上にチャネル21を挟んでその両側に第2の導電型不純物がドーピングされたソース22及びドレイン23、チャネル21上に形成された酸化物層24、酸化物層24上に形成された窒化物層25、窒化物層25上に形成されたゲート26、酸化物層24と窒化物層25との間に形成され一電荷ずつ蓄積されるトラップサイト27を備えたMNOSメモリでチャネル21の幅を電荷のデバイ・スクリーン長さLD以下にする。但し、LD=(εkBT/q2NA)1/2εは基板20の誘電定数、KBはボルツマン定数、Tは絶対温度、qは電荷量、NAは基板10における不純物濃度
請求項（抜粋）：
第1の導電型半導体基板と、前記第1の導電型半導体基板の上部に形成された反転層のチャネルと、前記第1の導電型半導体基板の上部に前記チャネルを挟んでその両側に第2の導電型不純物がドーピングされたソース及びドレインと、前記チャネル上に形成された酸化物層と、前記酸化物層上に形成された窒化物層と、前記窒化物層上に形成されたゲートと、前記酸化物層と窒化物層との間に形成された、電荷が一つずつ蓄積されるトラップサイトと、を備えたMNOS(Metal Nitride OxideSemiconductor)メモリにおいて、前記チャネルの幅が、下記式(1)で表わされるデバイ・スクリーン長さ(Debye Screen Length:デバイ遮蔽長)LDを越えないように形成されたことを特徴とする単一電荷蓄積MNOSメモリ。LD=(εkBT/q2NA)1/2 ...(1)前記式(1)中、LDはデバイ・スクリーン長さを表わし、εは前記第1の導電型半導体基板の誘電定数を表わし、kBはボルツマン定数を表わし、Tは絶対温度を表わし、qは電荷量を表わし、NAは前記第1の導電型半導体基板における不純物濃度を表わす。
引用特許：
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