特許
J-GLOBAL ID：200903028505729690
論理補償回路
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-112122
公開番号（公開出願番号）：特開平10-303306
出願日： 1997年04月30日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】 論理変更が生じた場合にも容易にメタル配線の修正を行うことだけでなく、設計期間の短縮、設計コストの削減を目的とする。【解決手段】 各種トランジスタサイズのダミーゲートアレイセルを標準ライブラリとして作成しておく、LSI製造後の論理変更において、前記ダミーゲートアレイセルから適当に配線することにより目的に応じたサイズの回路を構成し、論理変更があるセル間の配線とビアを削除及び追加して、先に論理合成した回路と組み合わせることにより論理修正を可能とする。
請求項（抜粋）：
半導体基板上に複数のゲートを配置し論理ゲート間を信号配線で接続するスタンダードセル方式またはフルカスタム方式を使用したレイアウト設計において、あらかじめダミーゲートアレイセルを標準ライブラリセルとして作成しておき、レイアウト設計段階に前記ダミーゲートアレイセルを通常のセルと共に前記半導体基板上に組み込み、論理設計の変更がある際に前記ダミーゲートアレイセルを使用して配線することにより目的に応じたサイズの回路を構成することができることを特徴とする論理補償回路。
IPC (2件)：
FI (2件)：
H01L 21/82 B
, H01L 21/82 M
