特許

J-GLOBAL ID：200903028539212939

半導体装置

発明者： 内藤 耕平
出願人/特許権者： ユーディナデバイス株式会社
代理人 (3件)： 片山 修平 ,  横山 照夫 ,  八田 俊之
公報種別：公開公報
出願番号（国際出願番号）：特願2007-016129
公開番号（公開出願番号）：特開2008-182158
出願日： 2007年01月26日
公開日（公表日）： 2008年08月07日
要約：

【課題】サイドゲート効果を抑制すること。【解決手段】本発明は、基板10上に設けられ化合物半導体からなるP型半導体層12と、P型半導体層12上に設けられた化合物半導体層21と、化合物半導体層21に設けられ素子分離領域28を介し隣接する複数の活性領域27と、活性領域27の間あるいは活性領域27の間の領域に隣接した素子分離領域28においてP型半導体層12と接続される接続部32と、隣接する活性領域27それぞれに設けられた複数のFET40、42であって、複数のFETのうち少なくとも1つのFET42のソース電極22は活性領域27以外において接続部32の電位と接続されている複数のFETと、を具備する半導体装置である。【選択図】図1

請求項（抜粋）：

基板上に設けられ化合物半導体からなるP型半導体層と、 前記P型半導体層上に設けられた化合物半導体層と、 前記化合物半導体層に設けられ素子分離領域を介し隣接する複数の活性領域と、 前記活性領域の間あるいは前記活性領域の間の領域に隣接した前記素子分離領域において前記P型半導体層と接続される接続部と、 前記隣接する活性領域それぞれに設けられた複数のFETであって、前記複数のFETのうち少なくとも1つのFETのソース電極は前記活性領域以外において前記接続部の電位と接続されている前記複数のFETと、 を具備することを特徴とする半導体装置。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/778

FI (3件)：

H01L29/80 U ,  H01L29/80 B ,  H01L29/80 H

Fターム (18件)：

5F102FA00 ,  5F102GA01 ,  5F102GB01 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ10 ,  5F102GK05 ,  5F102GK06 ,  5F102GK08 ,  5F102GL04 ,  5F102GM06 ,  5F102GQ01 ,  5F102GS09 ,  5F102HC10

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2003-301846   出願人：住友電気工業株式会社