特許

J-GLOBAL ID：200903028565177505

半導体装置およびその製造方法

発明者： 飯塚 裕久
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願2006-263920
公開番号（公開出願番号）：特開2008-085102
出願日： 2006年09月28日
公開日（公表日）： 2008年04月10日
要約：

【課題】メモリセル領域のフローティングゲート電極間の干渉防止、特性のバラツキ抑制および耐圧低下の防止を図る構成を提供する。【解決手段】シリコン基板1に形成した活性領域3上に第1のゲート絶縁膜5、多結晶シリコン膜6が順次形成され、フローティングゲート電極が設けられている。活性領域3を分離するSTI2は、内部に素子間分離絶縁膜4が埋め込まれている。その高さは、第1のゲート絶縁膜5よりも低い高さである。コントロールゲート電極CGの多結晶シリコン9との間に設ける第2のゲート絶縁膜は、フローティングゲート電極の端面および活性領域3の上端部に第1の絶縁膜7と第2の絶縁膜8、フローティングゲート電極の上面に第2の絶縁膜8を形成する構成である。【選択図】図1

請求項（抜粋）：

表面に素子形成領域を区画する溝が形成された半導体基板と、 前記素子形成領域に積層された第1のゲート絶縁膜および浮遊ゲート電極と、 前記溝の内部に埋め込まれその上面が前記第1のゲート絶縁膜よりも低い位置に形成された素子分離用絶縁膜と、 前記浮遊ゲート電極および前記素子分離用絶縁膜で覆われていない素子形成領域の側面を覆うように形成される第2のゲート絶縁膜と、 前記浮遊ゲート電極および前記溝の内部を埋めるように形成される制御ゲート電極とを備え、 前記第2のゲート絶縁膜は、前記浮遊ゲート電極の側面および前記素子分離用絶縁膜で覆われていない素子形成領域の側面に形成される部分の膜厚が前記浮遊ゲート電極の上面に形成される部分の膜厚よりも厚く形成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/76

FI (3件)：

H01L29/78 371 ,  H01L27/10 434 ,  H01L21/76 L

Fターム (32件)：

5F032AA35 ,  5F032AA44 ,  5F032CA17 ,  5F032DA22 ,  5F032DA33 ,  5F032DA78 ,  5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP53 ,  5F083EP55 ,  5F083EP76 ,  5F083ER22 ,  5F083GA13 ,  5F083GA22 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F083PR23 ,  5F083PR39 ,  5F083PR40 ,  5F101BA22 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH19

引用特許：

出願人引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-128039   出願人：株式会社東芝