特許
J-GLOBAL ID：200903056059852052

半導体記憶装置

発明者：
有留 誠一

有留 誠一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-128039
公開番号（公開出願番号）：特開2003-347439
出願日： 1995年07月05日
公開日（公表日）： 2003年12月05日
要約：
【要約】【課題】 合わせずれによるメモリセル特性のバラツキをなくし、高集積化、高信頼化をはかる。【解決手段】 半導体基板上に複数のメモリセルが配列形成され、各メモリセル間の少なくとも一部の半導体基板に素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が導電性膜で埋め込まれた半導体記憶装置において、前記導電性膜で埋め込まれた前記素子分離用溝の側面の少なくとも一部をメモリセルトランジスタのチャネル部の一部とする。
請求項（抜粋）：
半導体基板上に複数のメモリセルが配列形成され、各メモリセル間の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が導電性膜で埋め込まれた半導体記憶装置であって、前記導電性膜で埋め込まれた前記素子分離用溝の側面の少なくとも一部をトランジスタのチャネル部の一部とし、そのしきい値を選択された前記セルトランジスタのゲート電極に印加する読出し電圧よりも高く設定したことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (39件)：
5F083EP02 ,  5F083EP18 ,  5F083EP25 ,  5F083EP27 ,  5F083EP30 ,  5F083EP35 ,  5F083EP55 ,  5F083EP76 ,  5F083EP77 ,  5F083ER02 ,  5F083ER03 ,  5F083ER15 ,  5F083ER22 ,  5F083JA04 ,  5F083JA19 ,  5F083JA36 ,  5F083NA01 ,  5F083PR03 ,  5F083PR12 ,  5F083PR33 ,  5F083PR36 ,  5F083PR39 ,  5F083ZA21 ,  5F101BA02 ,  5F101BA29 ,  5F101BA36 ,  5F101BA46 ,  5F101BB04 ,  5F101BC02 ,  5F101BC11 ,  5F101BD13 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BF05 ,  5F101BH03 ,  5F101BH09 ,  5F101BH14 ,  5F101BH16
引用特許：
出願人引用 (11件)
  • 特開平3-070179
  • 不揮発性半導体記憶装置
    公報種別：公開公報   出願番号：特願平4-080172   出願人：日本電気株式会社
  • 特開平3-224265
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審査官引用 (11件)
  • 特開平3-070179
  • 不揮発性半導体記憶装置
    公報種別：公開公報   出願番号：特願平4-080172   出願人：日本電気株式会社
  • 特開平3-224265
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