バス制御装置およびバス制御方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：岩橋文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-241291
公開番号（公開出願番号）：特開平11-134291
出願日： 1998年08月27日
公開日（公表日）： 1999年05月21日
要約：

【要約】【課題】 OSDはCPUとROMを共有しているが、CPUが複数サイクルに渡る例外処理を行う場合、OSDがバスリクエスト信号を出力してもバス制御装置はCPUの処理が終わるまでバスグラント信号を出力しないため、OSDは1走査線が終わるまでに所定の文字データを読み出すことができなくなる。本発明は、CPUが複数サイクルに渡る例外処理を行っている最中にOSDがROMへアクセスできるようにして、非常に応答性の良いバス制御装置を得ることを目的とする。【解決手段】バス制御装置19は、CPUアクセスサイクル数格納レジスタ17とOSDアクセスサイクル数格納レジスタ18とデータアクノリッジ信号生成器15と、選択器13と、OSDアクセスサイクル数112の期間はOSD12を選択する値をCPUアクセスサイクル数111の期間はCPU11を選択する値を装置選択信号109に出力する選択信号生成器16とから構成される。

請求項（抜粋）：

データを読み書きする第1のアクセス装置とデータを読み書きする第2のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、前記第2のアクセス装置の記憶装置へのアクセスを前記第1のアクセス装置のアクセスよりも優先的に制御することを特徴とするバス制御装置。

引用特許：

審査官引用 (5件)

特開平2-166549
特開昭58-178432
特開平3-144742

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