特許
J-GLOBAL ID：200903028630656564

半導体装置

発明者：
河本 厚信

河本 厚信 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-023753
公開番号（公開出願番号）：特開2001-217420
出願日： 2000年02月01日
公開日（公表日）： 2001年08月10日
要約：
【要約】【課題】 IGBTのコレクタ-ゲート間に設けられたポリシリコンダイオード層のpn接合とn-ドリフト層とフィールド酸化膜とによって構成されるMOSFETが動作してポリシリコンダイオードの耐圧が劣化するのを防止する。【解決手段】 IGBTの耐圧保持のための電界緩和構造を成すガードリング9の上方に位置するポリシリコンダイオード層16Aの部分(第1部分)にのみpn接合が配置される様に、ポリシリコンダイオード層16Aを形成する。
請求項（抜粋）：
第1導電型の第1半導体層と前記第1半導体層上に形成された第2導電型の第2半導体層とを備える半導体基板と、前記第2半導体層の表面より前記第2半導体層の内部に向けて形成された、前記第1導電型の不純物のウエルより成る、少なくとも1個のガードリングと、前記第2半導体層の前記表面の内で前記少なくとも1個のガードリングの表面を包含する第1領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜の表面の内で前記少なくとも1個のガードリングの前記表面上方に位置する部分を包含する第2領域上に形成されており、p層とn層とが交互に繰り返して配置されることにより形成される複数のpn接合を有するツェナーダイオード層とを備え、前記少なくとも1個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第1部分にのみpn接合が形成されていることを特徴とする、半導体装置。
IPC (4件)：
H01L 29/78 657 ,  H01L 29/78 652 ,  H01L 29/78 655 ,  H01L 29/866
FI (4件)：
H01L 29/78 657 C ,  H01L 29/78 652 P ,  H01L 29/78 655 F ,  H01L 29/90 S
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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