特許
J-GLOBAL ID：200903028790033792
半導体製造装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-310199
公開番号（公開出願番号）：特開2001-127271
出願日： 1999年10月29日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 エッチングダメージの発生を抑制した半導体製造装置の製造方法を得る。【解決手段】 半導体基板101上に素子分離領域となるフィールド酸化膜102と、多結晶シリコン層から成るワード線103とを形成し、このワード線103を用いてN- 拡散層(LDD領域)104と、ホトリソグラフィ技術およびウェットエッチングにより酸化膜105-aと、エッチバックによりサイドウォール107-aとを形成し、さらに周辺回路領域にサイドウォール107-aを用いて各種Tr.部拡散層108を形成する。メモリセル領域内に形成されたN-拡散層104に対してゲートサイドウォール107-aの形成を目的としたエッチバックによるエッチングダメージを防ぎ、かつ、後に形成されるビット線等のホトリソグラフィ工程において、メモリセル領域から周辺回路領域境界部に生じた段差に起因する極端なフォーカスマージンの減少を容易に低減する。
請求項（抜粋）：
半導体基板上に素子分離領域となるフィールド酸化膜を形成する工程と、多結晶シリコン層から成るワード線を形成する工程と、前記ワード線を用いてN- 拡散層(LDD領域)を形成する工程と、ホトリソグラフィ技術およびウェットエッチングにより酸化膜を形成する工程と、エッチバックによりサイドウォールを形成する工程と、周辺回路領域に前記サイドウォールを用いて各種Tr.部拡散層を形成する工程と、を有することを特徴とする半導体製造装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 21/8234
, H01L 27/088
H01L 27/10 671 Z
, H01L 27/08 102 B
, H01L 27/10 681 F
5F048AB01
, 5F048AC01
, 5F048BA01
, 5F048BB05
, 5F048BC06
, 5F048DA25
, 5F048DA30
, 5F083AD01
, 5F083AD10
, 5F083NA08
, 5F083PR05
, 5F083PR43
, 5F083PR44
, 5F083PR45
, 5F083PR53
, 5F083PR54
, 5F083PR55
, 5F083ZA05
, 5F083ZA06
