特許

J-GLOBAL ID：200903028813711041

半導体装置の製造方法

発明者： 小林 琢也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2008-114176
公開番号（公開出願番号）：特開2009-194352
出願日： 2008年04月24日
公開日（公表日）： 2009年08月27日
要約：

【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートCMOSの製造方法を簡略化する。【解決手段】 高誘電率ゲート絶縁膜6上にシリコン膜7を形成し、PMOS領域のシリコン膜7のみを選択的に窒化してSiN膜9に置換する。そしてNMOS領域上のシリコン膜7及びPMOS領域上のSiN膜9上にキャップ膜としてのLa(O)膜11及びメタル電極のW膜12を形成した後、加熱処理して、La(O)膜11のLa元素をNMOS領域の高誘電率ゲート絶縁膜に拡散させる。この際、PMOS領域においては、SiN膜9によりLa元素の拡散をブロックする。これにより、NMOSFETとPMOSFETの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜6であれば、シリコン膜7を省略して、窒化処理によりPMOS領域の高誘電率ゲート絶縁膜6だけを選択的に窒化してもよい。【選択図】 図2

請求項（抜粋）：

基板の主面にN型半導体領域及びP型半導体領域を形成する工程と、 前記N型半導体領域及びP型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、 前記高誘電率ゲート絶縁膜上にシリコン膜を形成する工程と、 前記N型半導体領域上の前記シリコン膜を窒化して窒化シリコン膜に置換する工程と、 前記P型半導体領域の前記シリコン膜上及び前記N型半導体領域の前記窒化シリコン膜上にキャップ膜を介してメタルゲート電極を形成する工程と、 前記キャップ膜の構成元素を前記N型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、 を備えることを特徴とする半導体装置の製造方法。

IPC (8件)：

H01L 21/823 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 29/786 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/283 ,  H01L 21/336

FI (10件)：

H01L27/08 321D ,  H01L29/78 301G ,  H01L29/78 301B ,  H01L27/08 321C ,  H01L29/78 613A ,  H01L29/78 617T ,  H01L29/78 617L ,  H01L29/58 G ,  H01L21/283 B ,  H01L29/78 617V

Fターム (120件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB04 ,  4M104BB28 ,  4M104BB34 ,  4M104BB39 ,  4M104CC05 ,  4M104DD55 ,  4M104DD63 ,  4M104DD78 ,  4M104DD83 ,  4M104EE03 ,  4M104EE08 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104FF17 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F048AA09 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA14 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB13 ,  5F048BB17 ,  5F048BC06 ,  5F048BD01 ,  5F048BD09 ,  5F048BE03 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F110AA16 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE15 ,  5F110EE32 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF10 ,  5F110FF23 ,  5F110FF26 ,  5F110FF27 ,  5F110FF28 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG19 ,  5F110GG44 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ11 ,  5F110QQ19 ,  5F140AA40 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BA05 ,  5F140BB02 ,  5F140BC12 ,  5F140BD01 ,  5F140BD02 ,  5F140BD04 ,  5F140BD07 ,  5F140BD11 ,  5F140BD13 ,  5F140BD17 ,  5F140BE08 ,  5F140BE10 ,  5F140BE16 ,  5F140BF05 ,  5F140BF08 ,  5F140BF13 ,  5F140BF15 ,  5F140BF17 ,  5F140BF20 ,  5F140BF21 ,  5F140BF22 ,  5F140BF23 ,  5F140BF24 ,  5F140BF25 ,  5F140BF27 ,  5F140BF30 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BH14 ,  5F140BK13 ,  5F140BK21 ,  5F140CB04 ,  5F140CB08 ,  5F140CE07

引用特許：

出願人引用 (1件)

• 電界効果型半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2001-072936   出願人：富士通株式会社