特許
J-GLOBAL ID：200903089187801253
電界効果型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
眞鍋 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-072936
公開番号（公開出願番号）：特開2002-270821
出願日： 2001年03月14日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 電界効果型半導体装置の製造方法に関し、工程数の増加を低く抑えながら、ゲートとチャネルとが短絡しないように、また、ドレイン耐圧を向上させることができるようにする。【解決手段】 基板1上にチャネル層3、エッチング停止層5、キャップ層6、キャップ層7を形成し、キャップ層7表面に於けるトランジスタ形成予定部分の周囲を表面からチャネル層3を越えるエッチングを行って素子間分離領域2Aを形成し、キャップ層7及びキャップ層6にゲート・リセス6Aを形成し、キャップ層7のゲート・リセスを拡大するエッチングを行い、ゲート・リセスを二段構造にすると同時に素子間分離領域2A側面に表出されたチャネル層3のエッジをエッチングしてエア・ギャップ3Aを形成し、ゲート・リセス6A内からエア・ギャップ3Aを越えて素子間分離領域2Aに導出されるゲート電極10を形成する。
請求項（抜粋）：
基板上に少なくともチャネル層及びキャップ下地層及び第1のキャップ層及びチャネル層と同じエッチング手段でエッチングされる第2のキャップ層を順次積層形成する工程と、次いで、トランジスタ形成予定部分の周囲を表面からチャネル層を越えるエッチングを行って素子間分離領域を形成する工程と、次いで、第2のキャップ層及び第1のキャップ層にゲート・リセスを形成する工程と、次いで、第2のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第1のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップを形成する工程と、その後、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極を形成する工程とが含まれてなることを特徴とする電界効果型半導体装置の製造方法。
IPC (3件)：
H01L 29/778
, H01L 21/338
, H01L 29/812
5F102FA00
, 5F102FA01
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GJ06
, 5F102GK04
, 5F102GL04
, 5F102GM04
, 5F102GM05
, 5F102GN04
, 5F102GN08
, 5F102GR04
, 5F102GR10
, 5F102HC01
, 5F102HC11
, 5F102HC17
