記憶制御装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：笹岡茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-132712
公開番号（公開出願番号）：特開平11-312126
出願日： 1998年04月27日
公開日（公表日）： 1999年11月09日
要約：

【要約】【課題】複数プロセッサと外部メモリを接続する場合のLSIピンネックおよびパッケージのコネクタネックの解消を図る。【解決手段】中央処理装置と記憶装置間でデータの入出力を制御する記憶制御装置195は複数のセレクタグループ190と、共有メモリ間パス165で接続された共有メモリ160a,160bと、キャッシュメモリ170a,170bからなり、上記各190は、図の例では、4つのMP部110、2つのSMセレクタ140、2つのCMセレクタ150を有し、各MP部110はプロセッサ、LM(ローカルメモリ)114、SMアクセス回路113、CMアクセス回路112、バッファ115を有する。そして、複数のMP部から各SMセレクタへのパス数より各SMセレクタから共有メモリ160a,160bへのパス数の方を少なく、複数のMP部から各CMセレクタへのパス数より各CMセレクタからキャッシュメモリ170a,170bへのパス数の方を少なくしている。

請求項（抜粋）：

一つ以上の中央処理装置と一つ以上の記憶装置間でデータの入出力を制御する記憶制御装置であって、一つ以上のプロセッサと、前記記憶装置のデータを一時的に格納するキャッシュメモリと、前記キャッシュメモリおよび前記記憶装置に関する制御情報を格納している共有メモリと、セレクタを備え、前記プロセッサは前記共有メモリおよび前記キャッシュメモリに前記セレクタを介してアクセス可能であり、前記プロセッサと前記セレクタ間と、前記セレクタと前記共有メモリ間と、前記セレクタと前記キャッシュメモリ間はアクセスパスにより接続されており、前記セレクタと前記共有メモリを接続する前記アクセスパス数の合計、または前記セレクタと前記キャッシュメモリを接続する前記アクセスパス数の合計は、前記プロセッサと前記セレクタとを接続する前記アクセスパス数の合計よりも少ないことを特徴とする記憶制御装置。

IPC (3件)：

G06F 13/00 301 , G06F 12/08 , G06F 12/08 320

FI (4件)：

G06F 13/00 301 P , G06F 12/08 J , G06F 12/08 G , G06F 12/08 320

引用特許：

出願人引用 (4件)

バスアダプタ切り換え方式
公報種別：公開公報出願番号：特願平5-064539 出願人：日本電気株式会社
特開昭60-037030
特開平2-199567

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審査官引用 (4件)

バスアダプタ切り換え方式
公報種別：公開公報出願番号：特願平5-064539 出願人：日本電気株式会社
特開昭60-037030
特開平2-199567

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