特許

J-GLOBAL ID：200903029015018279

デジタル回路

発明者： 鈴木 和彰
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 河原 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-284471
公開番号（公開出願番号）：特開平8-123575
出願日： 1994年10月24日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】 CMOS素子で構成されたデジタル回路において、クロック周波数の増加によるデジタル回路部の過熱を未然に防止する。【構成】 デジタル回路部1からの電流量iが増加すると、センサ部2が出力電圧値v0 を高くし、クロック制御部3が動作クロック周波数f0 を低下させる。また、デジタル回路部1からの電流量iが減少すると、センサ部2が出力電圧値v0 を低くし、クロック制御部3が動作クロック周波数f0 を増加させる。したがって、動作クロック周波数f0 が高くなってデジタル回路部1が過熱しそうになっても、このときにはデジタル回路部1からの電流量iが増加するので、センサ部2からの出力電圧値v0 が高くなり、クロック制御部3からの動作クロック周波数f0 が低下され、デジタル回路部1の過熱が未然に防止され、過熱に起因するデジタル回路部1の誤動作および熱破壊が生じない。

請求項（抜粋）：

CMOS素子で構成されたデジタル回路において、デジタル回路部の消費する電流量に応じた電圧値を出力するセンサ部と、このセンサ部の出力電圧値が高くなるに従って前記デジタル回路部に供給する動作クロック信号のクロック周波数を低下させるように制御するクロック制御部とを有することを特徴とするデジタル回路。

引用特許：

審査官引用 (2件)

• 特開平4-365111
  
• 論理回路装置
  公報種別：公開公報   出願番号：特願平3-171508   出願人：日本電気株式会社