半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願2003-338570
公開番号（公開出願番号）：特開2005-109035
出願日： 2003年09月29日
公開日（公表日）： 2005年04月21日
要約：

【課題】ラインエッジラフネスを低減させて被加工膜の異方性エッチングの精度を向上させることを目的とする。【解決手段】ラインエッジに比較的深い凹凸4bを有したSiN膜のパターン4a上にSiN膜9を薄く堆積する。次に、CF4ガスとO2ガスの混合ガスでCDE法によってSiN膜4a,9を等方性エッチングし、新たなSiN膜のパターン10を形成する。このSiN膜のパターン10を保護マスクとしてRIE法によってタングステン膜3を異方性エッチングする。【選択図】図3

請求項（抜粋）：

半導体基板上に第1の膜を堆積する第1の膜形成工程と、前記第1の膜上に第2の膜を堆積する第2の膜形成工程と、前記第2の膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとして前記第2の膜を異方性エッチングして前記第1の膜上に前記第2の膜からなる第1のマスクパターンを形成する第1のエッチング工程と、前記レジストパターンを剥離するレジスト剥離工程と、前記第1のマスクパターンを形成する前記第2の膜の上に、この第2の膜と実質的に同一のエッチングレートを有する第3の膜を堆積する第3の膜形成工程と、前記第2及び第3の膜を等方性エッチングして前記第1の膜上に少なくとも前記第2の膜からなる第2のマスクパターンを形成する第2のエッチング工程と、前記第2のマスクパターンをマスクとして前記第1の膜を異方性エッチングする第3のエッチング工程とを備えた半導体装置の製造方法。

IPC (4件)：

H01L21/3065 , C23F1/00 , H01L21/28 , H01L21/3213

FI (4件)：

H01L21/302 105A , C23F1/00 Z , H01L21/28 E , H01L21/88 D

Fターム (45件)：

4K057DA11 , 4K057DA12 , 4K057DB06 , 4K057DB08 , 4K057DD03 , 4K057DE08 , 4K057DE20 , 4K057DK03 , 4K057DN01 , 4K057WA11 , 4K057WA12 , 4K057WB06 , 4K057WB08 , 4K057WN01 , 4M104BB01 , 4M104BB18 , 4M104CC05 , 4M104DD65 , 4M104DD71 , 5F004AA11 , 5F004BA03 , 5F004BA04 , 5F004BD04 , 5F004DA01 , 5F004DA26 , 5F004DB02 , 5F004DB03 , 5F004DB07 , 5F004DB10 , 5F004EA06 , 5F004EA07 , 5F004EA10 , 5F004EA29 , 5F004EA38 , 5F004EB02 , 5F004FA08 , 5F033HH04 , 5F033HH19 , 5F033QQ08 , 5F033QQ09 , 5F033QQ13 , 5F033QQ16 , 5F033QQ18 , 5F033QQ19 , 5F033QQ28

引用特許：

出願人引用 (1件)

パターン処理方法
公報種別：公開公報出願番号：特願2000-153385 出願人：株式会社東芝

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