特許
J-GLOBAL ID：200903029567300947
接合型電界効果トランジスタおよびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-369875
公開番号（公開出願番号）：特開2003-174038
出願日： 2001年12月04日
公開日（公表日）： 2003年06月20日
要約：
【要約】【課題】 RIEエッチングなどにより溝深さ寸法にばらつきを生じても、オン抵抗に大きな変動を生じず、また、ノーマリーオフ型のJFETの製造が容易なJFETを提供する。【解決手段】 平面的に見てソース、ドレイン領域4の間に位置する溝9を有し、その溝の底部に接して位置するn導電型のチャネル領域5,3a,3bと、その下に接して位置するp導電型半導体層2を備え、チャネル領域が、下層のチャネル下部層3aと、チャネル下部層の上に接し、チャネル下部層のn導電型不純物濃度よりも低濃度のn導電型不純物を含むチャネル上部層3bとを備え、溝はその底部がチャネル上層部内にあるように設けられている。
請求項（抜粋）：
平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第1導電型のチャネル領域と、その下に接して位置する第2導電型半導体層を備える接合型電界効果トランジスタであって、前記チャネル領域が、下側の層のチャネル下部層と、前記チャネル下部層の上に接して位置し、前記チャネル下部層の第1導電型不純物濃度よりも低濃度の第1導電型不純物を含むチャネル上部層とを備え、前記溝はその底部が前記チャネル上部層内に位置するように設けられている、接合型電界効果トランジスタ。
IPC (2件)：
H01L 21/337
, H01L 29/808
5F102FA01
, 5F102FA02
, 5F102GB01
, 5F102GB02
, 5F102GC02
, 5F102GD04
, 5F102GJ02
, 5F102GL02
, 5F102GL08
, 5F102GL15
, 5F102GM08
, 5F102GM09
, 5F102GR04
, 5F102GS03
, 5F102HC07
, 5F102HC15
