特許

J-GLOBAL ID：200903029640404225

半導体装置およびその製造方法

発明者： 永井 慶次
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-174531
公開番号（公開出願番号）：特開平10-022453
出願日： 1996年07月04日
公開日（公表日）： 1998年01月23日
要約：

【要約】【目的】 MIMキャパシタと多層配線とを同時に形成し、スルーホール内の残渣をスパッタエッチで除去するものにおいて、誘電体膜がスパッタエッチにより膜減りを起こすことのないようにして、キャパシタの高精度化を図る。【構成】 半絶縁性GaAs基板1上に、下部電極2aと下層配線2bを形成し、その上にシリコン窒化膜3と白金膜4を形成する〔(a)図〕。フォトレジストマスクを形成し、イオンミリングにより白金膜4に開口を形成し、RIEにより窒化膜3にスルーホール5を形成する。スパッタエッチによりスルーホール内の残渣を除去する〔(b)図〕。チタン・金膜6を堆積し、これをパターニングして上部電極7a、上層配線7bを形成する〔(c)図〕。

請求項（抜粋）：

半導体基板上にMIM型キャパシタの下部電極と下層配線とが形成され、その上を誘電体膜を兼ねる層間絶縁膜が被覆しており、該層間絶縁膜上に前記MIM型キャパシタの上部電極および前記下層配線に接続される上層配線が形成されている半導体装置において、前記上部電極および前記上層配線は2層以上の導電体層により形成され、その下層部にはRIEおよびスパッタエッチングのエッチング速度の遅い材料からなる金属層が形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

引用特許：

審査官引用 (3件)

• 特開平3-054828
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-240695   出願人：日本電気株式会社
• 特開平2-114550