特許

J-GLOBAL ID：200903029650274192

集積回路においてトレンチアイソレーション構造を形成する方法

発明者： アサンガ・エイチ・ペレラ
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-101845
公開番号（公開出願番号）：特開平8-279552
出願日： 1996年04月01日
公開日（公表日）： 1996年10月22日
要約：

【要約】【課題】 ボイドのないトレンチプラグ36を備えたトレンチアイソレーション構造を形成することによってトレンチアイソレーションを備えて製造される集積回路の信頼性を改善する。【解決手段】 1つの実施形態では、多結晶シリコン層28がトレンチ22内に形成され、かつ次に酸化されて第1の誘電体層30を形成する。第1の誘電体層30は次にエッチングされ、かつ第2の誘電体層34がエッチングされた誘電体層32の上に続いて形成される。第2の誘電体層34の一部が次に化学機械研磨を使用して除去されトレンチ22内にボイドのないトレンチプラグ36を形成する。さらに、トレンチプラグ36が形成された後の該トレンチプラグ36のエッチングを最小にすることによって信頼性が改善される。

請求項（抜粋）：

集積回路においてトレンチアイソレーション構造を形成する方法であって、半導体基板(12)を提供する段階、前記半導体基板(12)の上に横たわるバッファ層(13)を形成する段階、前記バッファ層(13)の上に横たわる耐酸化層(15)を形成する段階、前記耐酸化層(15)および前記バッファ層(13)をパターニングして前記バッファ層(13)の残りの部分(14)の上に横たわる前記耐酸化層(15)の残りの部分(16)を残し、かつ前記半導体基板(12)の露出部分(20)を形成する段階、前記半導体基板(12)の露出部分(20)をエッチングしてトレンチ(22)を形成する段階であって、該トレンチ(22)はトレンチ底部(26)およびトレンチ側壁(24)を備えているもの、前記トレンチ(22)内にかつ前記耐酸化層(15)の前記残りの部分(16)の上に横たわるようにシリコン層(28)を形成する段階であって、該シリコン層(28)は前記トレンチ(22)を充填するには不十分な厚さを有するもの、前記シリコン層(28)を酸化して第1の誘電体層(30)を形成する段階であって、該第1の誘電体層(30)は前記耐酸化層(15)の前記残りの部分(16)の上に横たわりかつ前記トレンチ(22)内に広がり、前記第1の誘電体層(30)は前記トレンチ(22)を充填するには不十分な厚さを有するもの、前記第1の誘電体層(30)をエッチングしてエッチングされた誘電体層(32)を形成する段階、前記エッチングされた誘電体層(32)の上に横たわる第2の誘電体層(34)を形成する段階、前記第2の誘電体層(34)の一部を除去して前記トレンチ(22)内にトレンチプラグ(36)を形成する段階、そして前記耐酸化層(15)の前記残りの部分(16)を除去する段階、を具備することを特徴とする集積回路においてトレンチアイソレーション構造を形成する方法。

引用特許：

審査官引用 (4件)

• 特開昭59-135743
  
• 特開平3-245553
  
• ウエハの誘電体分離方法
  公報種別：公開公報   出願番号：特願平5-083701   出願人：富士電機株式会社
• 特開昭60-043843