特許

J-GLOBAL ID：200903029737936841

半導体装置の製造方法

発明者： 片岡 光浩 ,  山本 剛 ,  竹内 有一 ,  岡部 直人
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-103504
公開番号（公開出願番号）：特開平8-298322
出願日： 1995年04月27日
公開日（公表日）： 1996年11月12日
要約：

【要約】【目的】 チャネル部を溝の側面にもつMOSFETをユニットセルとしてこのユニットセルを複数個形成したユニットセル形成領域の周囲に形成される外周部領域を、ユニットセルのMOSFETの製造方法と整合性よく、かつ簡単な工程で形成できる半導体装置の製造方法を提供する。【構成】 ユニットセル15のチャネル部形成のためのLOCOS酸化膜65と外周部に形成されるフィールド酸化膜107を同時に形成することにより、選択酸化膜形成工程に必要な耐酸化性絶縁膜の堆積、ホト・エッチング工程および酸化工程が1回で行うことができ、工程が簡略化され製造コストが低減できる。

請求項（抜粋）：

半導体基板の一主面側に該半導体基板よりも低不純物濃度の第1導電型の半導体層を形成する工程と、前記半導体層の表面を複数の領域に分割する第1の選択酸化膜と、前記第1の選択酸化膜と離間して前記第1の選択酸化膜を囲んで形成される第2の選択酸化膜を形成する選択酸化膜形成工程と、前記複数に分割された領域の前記半導体層に第2導電型の不純物を拡散してベース層を形成するベース層形成工程と、前記ベース層内に第1導電型の不純物を拡散してソース層を形成することにより、前記第1導電型半導体層と前記ソース層との間の前記第1選択酸化膜の側面に接する前記ベース層表面にチャネルとして使用される領域が形成されるソース層形成工程と、前記第2選択酸化膜を耐エッチング層で被覆し前記第1選択酸化膜をエッチングして前記複数に分割された領域間に溝を形成する溝形成工程と、前記溝の内壁を酸化してゲート酸化膜とするゲート酸化膜形成工程と、前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、前記ソース層および前記ベース層に電気的に接触するソース電極を形成するソース電極形成工程と、前記半導体基板の他主表面に電気的に接触するドレイン電極とを形成するドレイン電極形成工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 652 N ,  H01L 29/78 658 F

引用特許：

審査官引用 (1件)

• 縦型半導体装置
  公報種別：公開公報   出願番号：特願平4-013835   出願人：トヨタ自動車株式会社, 株式会社豊田中央研究所