特許

J-GLOBAL ID：200903029828367661

半導体集積回路

発明者： 篠崎 直治
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-310673
公開番号（公開出願番号）：特開2001-126481
出願日： 1999年11月01日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】例えば、データストローブ信号DQSの立ち上がりエッジ及び立ち下がりエッジに同期して入力データ信号DQをラッチするDDR-SDRAMに関し、入力データ信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図り、高速化に対応することができるようにする。【解決手段】データストローブ信号DQSの立ち上がりエッジからラッチ信号SAのデータストローブ信号の立ち上がりエッジに対応する立ち上がりエッジまでの遅延時間と、データストローブ信号DQSの立ち下がりエッジからラッチ信号SBのデータストローブ信号DQSの立ち下がりエッジに対応する立ち上がりエッジまでの遅延時間との差がゼロないし略ゼロである許容範囲にあるように自動制御し、データストローブ信号DQSからラッチ信号SA、SBを生成する。

請求項（抜粋）：

第1の入力信号を遅延してなる第1のラッチ信号及び前記第1の入力信号を反転遅延してなる第2のラッチ信号を生成するラッチ信号生成回路と、第2の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、前記第1のラッチ信号の前記第1の入力信号の0°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第1のラッチ回路と、前記第2のラッチ信号の前記第1の入力信号の180°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第2のラッチ回路を備える半導体集積回路において、前記ラッチ信号生成回路は、前記第1の入力信号の0°エッジから前記第1のラッチ信号の前記第1の入力信号の0°エッジに対応するエッジまでの第1の遅延時間と、前記第1の入力信号の180°エッジから前記第2のラッチ信号の前記第1の入力信号の180°エッジに対応するエッジまでの第2の遅延時間との差が許容範囲となるように自動制御し、前記第1の入力信号から前記第1、第2のラッチ信号を生成することを特徴とする半導体集積回路。

IPC (3件)：

G11C 11/407 ,  H03K 3/356 ,  H03K 19/0175

FI (4件)：

G11C 11/34 362 S ,  G11C 11/34 354 C ,  H03K 3/356 D ,  H03K 19/00 101 K

Fターム (24件)：

5B024AA04 ,  5B024BA21 ,  5B024BA23 ,  5B024BA29 ,  5B024CA07 ,  5B024CA27 ,  5J034AB04 ,  5J034CB01 ,  5J034DB00 ,  5J056AA01 ,  5J056BB02 ,  5J056CC05 ,  5J056CC09 ,  5J056CC14 ,  5J056CC16 ,  5J056DD13 ,  5J056DD29 ,  5J056EE11 ,  5J056EE15 ,  5J056FF06 ,  5J056FF07 ,  5J056FF08 ,  5J056HH04 ,  5J056KK01

引用特許：

出願人引用 (1件)

• 入力信号位相補償回路
  公報種別：公開公報   出願番号：特願平9-116672   出願人：三菱電機株式会社

審査官引用 (1件)

• 入力信号位相補償回路
  公報種別：公開公報   出願番号：特願平9-116672   出願人：三菱電機株式会社