特許

J-GLOBAL ID：200903029861546350

半導体装置

発明者： 栗秋 和広
出願人/特許権者： 三菱電機株式会社
代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-418144
公開番号（公開出願番号）：特開2005-183463
出願日： 2003年12月16日
公開日（公表日）： 2005年07月07日
要約：

【課題】半導体装置を小型化できるとともに、制御信号にノイズが与える影響を低減した半導体装置を提供する。【解決手段】制御回路側端子列10は、高電位端子の配設領域と低電位端子の配設領域とが完全に分離された構成を採っている。すなわち、パッケージ部PGの図に向かって左端から6本目までの端子が高電位端子であり、それ以外の端子が低電位端子となっている。一方、出力側端子列20は、パッケージ部PGの図に向かって左端側および右端側に、それぞれ主電源端子Pおよび主電源端子Nが配設され、両者の間に出力端子U、VおよびWが配列されている。【選択図】図1

請求項（抜粋）：

高電位の第1の主電源端子と低電位の第2の主電源端子との間に直列に介挿され、相補的に動作する少なくとも1組の第1および第2のスイッチング素子と、 高電位側の前記第1のスイッチング素子の駆動制御を行う第1の制御回路と、 低電位側の前記第2のスイッチング素子の駆動制御を行う第2の制御回路と、を備え、 前記少なくとも1組の第1および第2のスイッチング素子、前記第1および第2の制御回路が平面視矩形のパッケージ部に樹脂封止される半導体装置であって、 前記第1の制御回路に接続される複数の端子および、前記第2の制御回路に接続される複数の端子が前記パッケージ部の一側面から突出するように配設され、 前記第1の制御回路に接続される前記複数の端子のうち、高電位側に属する複数の高電位端子が前記パッケージ部の前記一側面の長辺に沿った方向の一方端寄りの位置に高電位端子列として配列され、 前記第1の制御回路に接続される前記複数の端子のうち、低電位側に属する複数の低電位端子が、前記高電位端子列に続いて第1の低電位端子列として配列され、 前記第2の制御回路に接続される前記複数の端子が、前記第1の低電位端子列に続いて第2の低電位端子列として配列される、半導体装置。

IPC (3件)：

H01L25/07 ,  H01L23/50 ,  H01L25/18

FI (2件)：

H01L25/04 C ,  H01L23/50 X

Fターム (3件)：

5F067AA01 ,  5F067AB02 ,  5F067CD01

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-310981   出願人：三菱電機株式会社, 菱電セミコンダクタシステムエンジニアリング株式会社