特許
J-GLOBAL ID：200903029913911966
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2004-022581
公開番号（公開出願番号）：特開2005-217225
出願日： 2004年01月30日
公開日（公表日）： 2005年08月11日
要約：
【課題】 パッケージに半導体素子(チップ)を実装するに際し小型化を図ると共に、配線の自由度を高め、チップとの電気的導通をとるためのビアホールの形成を不要とし、必要に応じてチップの3次元的な配置構成及び相互間の接続を簡便に行えるようにし、高機能化に寄与することができる「半導体装置及びその製造方法」を提供すること。【解決手段】 半導体装置10において、パッケージ20に埋設されたチップ40の周囲にビアホールVHが形成され、該ビアホールに充填された導体22の一端及び他端に接続されて導体層23,24がそれぞれ形成され、該導体層の導体22に対応する部分(パッド部)23P,24Pは保護膜26,27から露出し、あるいはパッド部24P上に外部接続端子28が接合されている。チップ40は、その電極端子の少なくとも一部が導体層23に電気的に接続されるようにフリップチップ実装されている。【選択図】 図1
請求項（抜粋）：
配線基板と、該配線基板内に埋設された少なくとも1個の半導体素子とを備え、
前記配線基板は、絶縁性基材を有し、前記半導体素子の周囲の領域において前記絶縁性基材を厚さ方向に貫通して形成されたビアホールに導体が充填され、該導体の一端及び他端にそれぞれ接続されて所要のパターン形状に第1の導体層及び第2の導体層がそれぞれ形成され、該第1の導体層及び第2の導体層の前記導体に対応する部分にそれぞれ画定される第1のパッド部及び第2のパッド部を露出させて前記絶縁性基材及び各導体層をそれぞれ覆う保護膜が形成されており、
前記半導体素子は、少なくとも一部の電極端子が前記第1の導体層に電気的に接続されるようにフリップチップ実装されていることを特徴とする半導体装置。
IPC (4件)：
H01L25/10
, H01L23/12
, H01L25/11
, H01L25/18
H01L25/14 Z
, H01L23/12 501B
