特許

J-GLOBAL ID：200903029953785564

論理回路装置

発明者： 小川 敏男
出願人/特許権者： 富士通マイクロエレクトロニクス株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-056435
公開番号（公開出願番号）：特開2009-213054
出願日： 2008年03月06日
公開日（公表日）： 2009年09月17日
要約：

【課題】本発明は、1クロックサイクル内に複数回の異なる論理演算が可能な論理回路装置を提供することを目的とする。【解決手段】再構成可能な論理回路装置は、論理構成を動的に再構成可能な複数の論理ブロックと、複数の論理ブロック間を動的再構成可能に接続するネットワークとを含み、複数の論理ブロックのうちの少なくとも1つの論理ブロックは、第1のデータ信号と第1のデータ信号の有効時にアサート状態となる第1の有効指示信号とを入力として受け取り、第1のデータ信号を入力とする第1の論理演算により生成された第2のデータ信号と第2のデータ信号の有効時にアサート状態となる第2の有効指示信号とを出力として生成し、第1の有効指示信号のアサート状態に応答して第2のデータ信号をアサート状態に設定する基本論理演算素子を含むことを特徴とする。【選択図】図2

請求項（抜粋）：

論理構成を動的に再構成可能な複数の論理ブロックと、 該複数の論理ブロック間を動的再構成可能に接続するネットワークと を含み、該複数の論理ブロックのうちの少なくとも1つの論理ブロックは、第1のデータ信号と該第1のデータ信号の有効時にアサート状態となる第1の有効指示信号とを入力として受け取り、該第1のデータ信号を入力とする第1の論理演算により生成された第2のデータ信号と該第2のデータ信号の有効時にアサート状態となる第2の有効指示信号とを出力として生成し、該第1の有効指示信号のアサート状態に応答して該第2のデータ信号をアサート状態に設定する基本論理演算素子を含むことを特徴とする再構成可能な論理回路装置。

IPC (1件)：

H03K 19/177

FI (1件)：

H03K19/177

Fターム (5件)：

5J042BA10 ,  5J042CA15 ,  5J042CA20 ,  5J042CA21 ,  5J042DA03

引用特許：

出願人引用 (2件)

• 導電性回路形成方法
  公報種別：公開公報   出願番号：特願2005-190557   出願人：松下電工株式会社
• 文書作成装置、文書作成方法、および文書作成プログラム
  公報種別：公開公報   出願番号：特願2003-403842   出願人：株式会社ジャストシステム

審査官引用 (3件)

• リコンフィギュアブル素子
  公報種別：公表公報   出願番号：特願2003-538928   出願人：ペーアーツェーテーイクスペーペーテクノロジーズアクチエンゲゼルシャフト
• 算術演算および論理演算を処理し、プロセッサ(CPU)で使用するためのユニット、マルチコンピュータシステム、データフロープロセッサ(DFP)、デジタルシグナルプロセッサ(DSP)、収縮型プロセッサおよびプログラム可能論理構成素子(FPGA)
  公報種別：公表公報   出願番号：特願平10-524938   出願人：ペーアーツェーテーインフォルマツィオーンステヒノロギーゲゼルシャフトミットベシュレンクテルハフツング
• 集積回路のための再構成可能論理ファブリックおよび再構成可能論理ファブリックを構成するためのシステムおよび方法
  公報種別：公表公報   出願番号：特願2009-518547   出願人：アクロニクスセミコンダクターコーポレイション

引用文献：

審査官引用 (3件)

• 非同期マルチコンテキストデバイスの提案
• 非同期式動的再構成可能LSIによる自己複製回路
• 2線2相式非同期回路用FPGAアーキテクチャ