特許
J-GLOBAL ID：200903030304183626
オンチップエラ-訂正回路を備えた半導体メモリ装置及びエラ-訂正方法
発明者：
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平11-224644
公開番号（公開出願番号）：特開2000-090691
出願日： 1999年08月06日
公開日（公表日）： 2000年03月31日
要約：
【要約】【課題】 オンチップエラー訂正回路を備えた半導体メモリ装置及びエラー訂正方法を提供する。【解決手段】 本発明の半導体メモリ装置には、複数のデータビット及びチェックビットが蓄積されたメモリセルアレイが提供される。オンチップエラー訂正回路はデータビット中の奇数番データビット内の第1エラーと偶数番データビット内の第2エラーとを訂正する。オンチップエラー訂正回路は読出し動作モードの第1サイクル中、メモリセルアレイから読出されたデータ及びチェックビット中の奇数番及び偶数番データ及びチェックビットを並列に受け入れて第1シンドロームビットと第2シンドロームビットとを発生する。その後、読出し動作モードの第2サイクル中、エラー訂正回路は第1及び第2シンドロームビットに各々応答して奇数番データビット内のエラーと偶数番データビット内のエラーとを訂正する。従って、各入/出力メモリブロックから読出されたデータビット中の少なくとも2個のエラーデータビットが訂正されるので、エラー訂正効率が向上する。
請求項（抜粋）：
複数のデータビットと前記データビットに対応する複数のチェックビットとが蓄積されるメモリセルアレイを有し、前記データビットと前記チェックビットとは少なくとも第1及び第2グループに均等に分割されている半導体メモリ装置のエラー訂正方法において、前記メモリセルアレイから前記データビット及び前記チェックビットを感知する段階と、前記第1グループのデータ及びチェックビットと前記第2グループのデータ及びチェックビットとを同時に受け入れて前記第1及び第2グループのデータ及びチェックビットに各々対応する第1及び第2列のシンドロームビットを発生する段階と、前記第1列のシンドロームビットと前記第2列のシンドロームビットとに応答して前記第1グループのデータビット内のエラーと前記第2グループのデータビット内のエラーとを各々訂正する段階とを含み、前記複数のデータビット中の少なくとも2個のエラーデータビットが訂正されることを特徴とするエラー訂正方法。
IPC (4件)：
G11C 29/00 631
, G06F 11/10 330
, G06F 12/16 320
, G11C 16/04
G11C 29/00 631 Z
, G06F 11/10 330 K
, G06F 12/16 320 F
, G11C 17/00 625
