特許

J-GLOBAL ID：200903030325072581

半導体装置及びその製造方法

発明者： 小西 朗登 ,  川村 昭男
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-325252
公開番号（公開出願番号）：特開2000-150806
出願日： 1998年11月16日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 従来から問題となっていた溝領域及び層間絶縁膜のディッシングやエロージョンの問題を防止するとともに、回路動作の高速化及び低消費電力化を図り、デバイス特性の向上を実現することを目的とする。【解決手段】 半導体基板101、半導体基板101表面に形成される複数の半導体素子形成用の活性領域α、β、活性領域α、βをそれぞれ分離し、絶縁膜が埋め込まれた溝領域124と溝領域124に隣接して形成される擬似活性領域a〜fとからなる素子分離領域、半導体基板101上方に形成される配線層123a〜123c及び素子分離領域上に形成される擬似導電膜112b〜112fを備えてなり、配線層123a〜123cの下方にその一部又は全部が配置する擬似導電膜112b、112cが、溝領域124上にのみ形成されてなる半導体装置。

請求項（抜粋）：

半導体基板、該半導体基板表面に形成される複数の半導体素子形成用の活性領域、該複数の活性領域をそれぞれ分離し、絶縁膜が埋め込まれた溝領域と該溝領域に隣接して形成される擬似活性領域とからなる素子分離領域、前記半導体基板上方に形成される配線層及び前記素子分離領域上に形成される擬似導電膜を備えてなり、前記配線層の下方にその一部又は全部が配置する前記擬似導電膜が、溝領域上にのみ形成されてなることを特徴とする半導体装置。

IPC (3件)：

H01L 27/08 331 ,  H01L 21/76 ,  H01L 29/78

FI (3件)：

H01L 27/08 331 A ,  H01L 21/76 L ,  H01L 29/78 301 R

Fターム (24件)：

5F032AA32 ,  5F032AA45 ,  5F032DA02 ,  5F032DA10 ,  5F032DA25 ,  5F040DB03 ,  5F040DC01 ,  5F040DC03 ,  5F040EC07 ,  5F040EF02 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FC11 ,  5F040FC21 ,  5F048AA00 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BC06 ,  5F048BE03 ,  5F048BF03 ,  5F048BG14

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-314762   出願人：松下電器産業株式会社