超後時プログラミング読出専用メモリおよび製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：恩田博宣 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-587481
公開番号（公開出願番号）：特表2003-534663
出願日： 2001年04月11日
公開日（公表日）： 2003年11月18日
要約：

【要約】多層集積回路に埋設されたROMは、トランジスタ・メモリ・セルの行を含む。面積を縮小すべく、行における各トランジスタは該行における近傍トランジスタと端子を選択的に共有することから、近傍トランジスタ同士はソースおよびドレーンの一方を共有する。各コモン端子に夫々が接続された複数の接続ラインは、各セルに対するアドレス端子として作用する。上記ドレーン端子またはソース端子の他方には充填バイアにより複数の金属層が接続され、該複数の金属層は上記他方の端子の各々に対する金属パッドを画成する最終金属層を含む。充填バイアは、選択された金属パッドを選択された信号ラインに結合することで選択セルから「1」出力を提供し、且つ、充填バイアにより結合されない信号ラインを上記金属パッドに結合することで選択セルから「0」出力を提供する。

請求項（抜粋）：

多層集積回路に埋設される読出専用メモリ(ROM)であって、上部に複数のスイッチング・トランジスタ(12,13,14,15,16,17,18)が第1の方向に形成された半導体基板(11)と、前記複数のスイッチング・トランジスタの各スイッチング・トランジスタはメモリ・セルとして動作すると共に、前記第1の方向における前記複数のスイッチング・トランジスタはメモリ・セルの行を画成することと、前記複数のスイッチング・トランジスタに結合された複数の第1の信号ライン(36,37,38,39)と、該複数の第1の信号ラインの内の各第1の信号ラインは前記複数のスイッチング・トランジスタの内の対応するスイッチング・トランジスタの関連する第1の端子に結合されると共に、該複数の第1の信号ラインの各第1の信号ラインは前記メモリ・セルの行内にある少なくとも一個のメモリ・セルに対する一つの接触端子として作用することと、前記複数のスイッチング・トランジスタの内の関連する各スイッチング・トランジスタの第2の端子に対して結合されると共に、充填バイア(60)により相互に結合された複数の導電層と、該複数の導電層は複数の導電パッド(45,46,47,48)を画成する導電層を含み、各導電パッドは前記複数のスイッチング・トランジスタの内の対応するスイッチング・トランジスタの関連する第2の端子に接続されることと、前記メモリ・セルの行に対する出力端子として作用する複数の第2の信号ライン(52,53)と、前記導電パッドの内の選択された導電パッドを前記複数の第2の信号ラインの内の選択された第2の信号ラインに対して結合する付加的な充填バイアと、前記複数の第2の信号ラインは前記メモリ・セルの行の出力ラインとして作用することとを有する多層集積回路に埋設される読出専用メモリ。

IPC (3件)：

H01L 21/8246 , G11C 17/08 , H01L 27/112

FI (2件)：

H01L 27/10 433 , G11C 17/00 301 A

Fターム (13件)：

5B003AA05 , 5B003AB05 , 5B003AC01 , 5F083CR03 , 5F083KA08 , 5F083KA13 , 5F083KA20 , 5F083LA09 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083PR40 , 5F083ZA21

引用特許：

審査官引用 (6件)

実質的に直交する行および列を有するメモリアレイ
公報種別：公開公報出願番号：特願平9-141406 出願人：ドルファン・アンテグラシオン
特開平2-144965
マスクROM
公報種別：公開公報出願番号：特願平9-176165 出願人：日本テキサス・インスツルメンツ株式会社

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