データ記憶制御方法及び装置

発明者：
出願人/特許権者：
代理人 (1件)：春日讓
公報種別：公開公報
出願番号（国際出願番号）：特願平8-236707
公開番号（公開出願番号）：特開平10-083357
出願日： 1996年09月06日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】CPUのバースト転送用I/Fを使用してキャッシュメモリの内容の更新を高速に行うと共にECC機構により1ビットエラーが検出された場合に、主記憶装置の内容を訂正可能なデータ記憶制御装置を実現する。【解決手段】CPU1から主記憶装置6へリードアクセスがあると主記憶装置6からデータが読み出され、ECC実行部3でエラーの検出が行われる。主記憶装置6からの読み出しデータに1ビットエラーがないとCPU1に読み出しデータが送られ、主記憶装置6への読み出しアクセスサイクルが終了する。主記憶装置6からの読み出しデータに1ビットエラーがあればアドレス保持部4にエラーが検出されたデータのアドレスを格納する。割込み情報保持部5aをセットし制御部5から制御線7を介してCPU1に割込みを要求する。CPU1にエラー訂正後のデータが送られ主記憶装置6への読み出しアクセスサイクルが終了する。

請求項（抜粋）：

連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するCPUと、主記憶手段と、データの誤り検出訂正を行うECC実行部とを有するコンピュータシステムのデータ記憶制御方法において、CPUから上記主記憶手段へのデータの読み出しが要求され、読み出されたデータに誤りがあることが上記ECC実行部に検出されたときに、誤りのあるデータのアドレスを保持し、上記ECC実行部によりデータの誤りが検出された際に、割込み情報を保持し、上記CPUに割込み要求を行い、CPUの割込み処理ルーチンにて、CPUを割込み禁止にし、主記憶手段から上記保持されたアドレスと下位の固定長ビットのみアドレスの異なる複数のデータを読み出し、上記読み出した複数のデータを上記ECC実行部により誤り訂正を実行し、誤りを訂正した複数のデータを主記憶手段に書き戻し、上記割込み情報をクリアし、CPUを割込み許可状態とすることを特徴とするデータ記憶制御方法。

IPC (4件)：

G06F 12/16 320 , G06F 12/16 , G06F 11/10 330 , G06F 12/08

FI (4件)：

G06F 12/16 320 M , G06F 12/16 320 F , G06F 11/10 330 K , G06F 12/08 J

引用特許：

審査官引用 (2件)

記憶制御装置
公報種別：公開公報出願番号：特願平6-039704 出願人：日本電気株式会社
特開昭56-022291

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