特許

J-GLOBAL ID：200903030551143360

加算回路リセットシステム

発明者： 平山 龍
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： ▲柳▼川 信 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-214465
公開番号（公開出願番号）：特開2001-043066
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 出力データが”0”クリアされることなく、リセット時の加算結果を出力データに反映し連続して累積加算することを可能とする。【解決手段】 入力データ33はF/F19を介して、出力データ31はANDゲート22を介して加算器20で加算されるが、リセット35がかかっているときは(リセット35=”0”)、ANDゲート22の出力が”0”となるため、加算器20の出力は(入力データ33)+”0”=(入力データ33)となる。即ち、リセット35がかかっても出力データが”0”クリアされることなく、リセット時の加算結果を出力データに反映し連続して累積加算することが可能となる。

請求項（抜粋）：

加算回路をリセットする加算回路リセットシステムであって、第1データ及び第2データを加算する加算手段と、前記第2データをリセットするリセット手段とを含むことを特徴とする加算回路リセットシステム。

Fターム (5件)：

5B022AA00 ,  5B022BA00 ,  5B022CA04 ,  5B022CA06 ,  5B022CA08

引用特許：

審査官引用 (1件)

• アキユムレータ回路
  公報種別：公開公報   出願番号：特願平3-266138   出願人：ソニー株式会社