特許
J-GLOBAL ID：200903030570153376
強誘電体メモリのセルアレイ構造及びデータ感知方法
発明者：
出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平9-226175
公開番号（公開出願番号）：特開平10-209387
出願日： 1997年08月22日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 より高集積・高速化の可能な強誘電体メモリのセルアレイ構造を提供する。【解決手段】 基準セルRCの各強誘電体キャパシタ3は、メモリセルキャパシタ2の半分相当の分極量を有する。これにより、読出対象のメモリセルMC1の反対側にある基準セルRC11だけで感知用基準電圧をビットラインBLb1に提供することができ、従来構造で必須としてあったプリチャージ及び等化回路やパスゲートを省け、基準セルに対するデータ入力及び等化動作が不要になって高速化を図れる。基準セルキャパシタ3は、メモリセルキャパシタ2と同様のものではあるが、強誘電体層と上部電極層との間の障壁層に形成される開口のサイズを調整することで強誘電体層と上部電極層のコンタクト面積を変え、メモリセルキャパシタ2とは分極量が異なるようにしてある。
請求項（抜粋）：
強誘電体キャパシタをメモリセルに備えたオープンビットラインタイプのメモリセルアレイ構造において、一方のビットラインにデベロープされたメモリセルのデータを感知するため他方のビットラインから提供する基準電圧を、該他方のビットラインに接続した基準セルの1つで設定するようにしたことを特徴とするメモリセルアレイ構造。
IPC (6件)：
H01L 27/10 451
, G11C 11/22
, G11C 14/00
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, G11C 11/22
, G11C 11/34 352 A
, H01L 29/78 371
