特許
J-GLOBAL ID：200903030583376013

フリップフロップ回路及びスキャンパス並びに記憶回路

発明者：
前野 秀史

前野 秀史 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-119004
公開番号（公開出願番号）：特開平9-270677
出願日： 1996年05月14日
公開日（公表日）： 1997年10月14日
要約：
【要約】【課題】 S/HタイムもしくはT-Q遅延を小さくし、しかも消費電力を抑制するフリップフロップ回路を得る。【解決手段】 マスタ・ラッチとしては、トランスミッションゲートS1及びインバータINV1を有するダイナミック型のハーフ・ラッチが用いられている。スレーブ・ラッチとしては、トランスミッションゲートS3,4及びインバータINV3,INV4を有するスタティック型のハーフ・ラッチが用いられている。但し、スレーブ・ラッチにおいて、トランスミッションゲートS4の動作はクロック信号Tのみならずモード信号MODEによっても制御される。モード信号MODEを“L”にすることにより、トランスミッションゲートS4は非導通となり、ダイナミック型の動作を行う。
請求項（抜粋）：
第1及び第2のハーフ・ラッチの直列接続によって構成され、入力端子及び出力端子を備えるフリップフロップ回路であって、(a)前記第1のハーフ・ラッチはダイナミック型であり、(b)前記第2のハーフ・ラッチは(b-1)前記入力端子に作動的に結合された入力端と、出力端とを含み、その開閉がクロック信号に制御される第1のスイッチと、(b-2)前記第1のスイッチの前記出力端に接続された入力端と、前記出力端子に作動的に結合された出力端とを含む第1のインバータと、(b-3)第2のインバータと、(b-4)その開閉が前記第1のスイッチと相補的である第2のスイッチと、(b-5)その開閉がモード信号によって制御される第3のスイッチとを有し、前記第2のインバータ並びに前記第2及び第3のスイッチが、前記第1のインバータの前記出力端と、前記第1のインバータの前記入力端との間で直列に接続され、前記第2及び前記第3のスイッチのいずれもが導通したときには前記第2のインバータが前記第1のインバータと逆並列に接続されるフリップフロップ回路。
IPC (2件)：
H03K 3/037 ,  H03K 3/3562
FI (2件)：
H03K 3/037 B ,  H03K 3/356 C
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM