特許

J-GLOBAL ID：200903031125914398

半導体連想メモリ装置

発明者： 須田 敬偉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-251324
公開番号（公開出願番号）：特開平7-105690
出願日： 1993年10月07日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 簡単な回路で短時間に、検索データに対する連想メモリの記憶内容の多重一致を検出できる半導体連想メモリ装置を提供する。【構成】 エンコーダ回路2は、1本のエントリラインに一致信号M0〜M3のいずれかが出力されると、一致信号が出力されたのは何番目のエントリラインであるかを、各ビットが相補的な信号として表される2進信号A0,¬A0;A1,¬A1として出力する。しかし、エンコーダ回路は、複数のエントリラインに一致信号が出力されると、2進信号のいずれかのビット信号を相補的でないようにする。ノア回路NO,N1は、いずれかのビットが相補的に表されていないことを検出し、オア回路R0は、ノア回路NO,N1の検出に基づき、複数のエントリラインに一致信号が出力されたことを示す多重一致信号CNを出力する。

請求項（抜粋）：

複数のエントリラインのそれぞれに接続され、保持する情報データが検索データと一致すると、接続されたエントリラインに一致信号を出力する複数の連想メモリ素子を具備する半導体連想メモリ装置において、1本のエントリラインに一致信号が出力されると、一致信号が出力されたのは何番目のエントリラインであるかを、各ビットが相補的な信号として表される2進信号として出力するエンコーダ回路と、前記2進信号の各ビットが相補的な信号として表されているか否かを確認し、いずれかのビットが相補的に表されていないとき、複数のエントリラインに一致信号が出力されたことを示す多重一致信号を出力する論理回路とを有することを特徴とする半導体連想メモリ装置。

IPC (2件)：

G11C 15/04 ,  G11C 15/00

引用特許：

審査官引用 (1件)

• 内容アドレス式メモリ
  公報種別：公開公報   出願番号：特願平3-261853   出願人：川崎製鉄株式会社